KR100897248B1 - 반도체 소자의 게이트전극 형성 방법 - Google Patents

반도체 소자의 게이트전극 형성 방법 Download PDF

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Abstract

본 발명은 실리콘반도체막과 금속막의 계면에 실리사이드가 형성되는 것을 억제하여 게이트절연막의 신뢰성(Gate Oxide Intensity)을 열화시키지 않으면서 저저항 특성을 갖는 반도체 소자의 게이트전극 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 비정질 실리콘반도체막을 형성하는 단계, 상기 비정질 실리콘반도체막을 결정질 실리콘반도체막으로 변태시키는 단계, 상기 결정질 실리콘반도체막 상에 금속막을 형성하는 단계, 암모니아를 포함한 가스분위기의 열처리를 통해 상기 금속막과 상기 결정질 실리콘반도체막의 계면에 반응방지막을 형성하는 단계, 및 상기 금속막, 반응방지막 및 상기 결정질 실리콘반도체막을 패터닝하여 게이트전극을 형성하는 단계를 포함하여, 비정질 실리콘반도체막을 결정질로 미리 변태시키므로써 결정질 실리콘반도체막과 금속막간 계면에 실리사이드가 형성되는 것을 방지한다.
게이트전극, 결정질, 비정질, 결정계면, 그레인, 실리사이드

Description

반도체 소자의 게이트전극 형성 방법{Method for forming gate-electrode in semiconductor device}
도 1은 종래 기술의 제1 예에 따른 반도체 소자의 게이트전극을 도시한 단면도,
도 2는 종래 기술의 제2 예에 따른 반도체 소자의 게이트전극을 도시한 단면도,
도 3은 종래 기술의 제3 예에 따른 반도체 소자의 게이트전극을 도시한 단면도,
도 4a는 실리콘막과 텅스텐막의 계면에 텅스텐실리사이드(WSix)가 형성되는 것을 보인 도면,
도 4b는 핀홀(pin-hole)성의 반도체 기판 어택이 발생한 것을 나타낸 도면,
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체소자의 금속게이트 전극의 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 게이트절연막
43 : 비정질 실리콘반도체막 43a : 결정질 실리콘반도체막
44 : 금속막 45 : 반응방지막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 금속게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체소자가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트전극의 폭이 감소되고 있다. 이에 따라, 반도체소자는 불순물영역의 접촉 저항 및 게이트전극의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체소자 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극과 같이 폴리실리콘막으로 형성하는 경우에 실리사이드층(silicide)을 형성하여 저항을 감소시킨다.
도 1은 종래 기술의 제1 예에 따른 반도체 소자의 게이트전극을 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 게이트절연막(12)이 형성되고, 게이트절연막(12) 상에 실리콘막(13), 텅스텐질화막(14), 텅스텐막(15)의 삼중 구조로 이루어진 게이트전극이 형성된다. 여기서, 텅스텐질화막(14)은 실리콘막(13)과 텅스텐막(15)간 반응방지막이다.
도 2는 종래 기술의 제2 예에 따른 반도체 소자의 게이트전극을 도시한 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(21) 상에 게이트절연막(22)이 형성되고, 게이트절연막(22) 상에 실리콘막(23)과 텅스텐막(24)의 이중 구조로 이루어진 게이트전극이 형성되고, 실리콘막과 텅스텐막의 계면에 실리콘-질소(Si-N)가 혼합된 반응방지막(25)이 형성된다. 여기서, 텅스텐막(24)은 실리콘막(23) 상에 텅스텐질화막(WN)을 형성한 후, 고온에서 열처리하여 텅스텐질화막을 텅스텐막으로 변태시킨 것이고, 실리콘-질소가 혼합된 반응방지막(25)은 텅스텐질화막을 텅스텐막으로 변태시키기 위한 고온 열처리시에 형성된 것이다. 이상과 같은 게이트전극을 디누디드(Denuded) 게이트전극이라고 한다.
전술한 바에 따르면, 도 1의 게이트전극은 저항이 높은 텅스텐질화막(14)을 반응방지막으로 형성함에 따라 전체 게이트전극의 저항이 증가하는 문제가 있고, 도 2의 게이트전극은 열안정성 측면에서 매우 우수한 특성을 확보할 수 있으나, 텅스텐질화막을 텅스텐막(24)으로 변태시키는 고온 열처리로 인해 소자의 특성 열화를 피할 수 없는 문제가 있다.
따라서, 텅스텐질화막을 형성함에 따른 게이트전극의 저항 증가와 고온 열처리에 따른 소자 특성 열화를 개선하고, 공정을 단순화시킨 방법이 제안되었다.
도 3은 종래 기술의 제3 예에 따른 반도체 소자의 게이트전극을 도시한 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(31) 상에 게이트절연막(32)이 형성되고, 게이트절연막(32) 상에 실리콘막(33)과 텅스텐막(34)의 이중 구조로 이루어진 게이트전극이 형성되며, 실리콘막(33)과 텅스텐막(34)의 계면에 Si3N4와 같은 실리콘질화막(35)이 형성된다. 여기서, 실리콘질화막(35)은 비정질 실리콘막 또는 미세 결정립 실리콘막 상에 텅스텐막을 증착한 후 암모니아 분위기에서 열처리하여 형성한 것으로, 반응방지막이다.
전술한 도 3의 게이트전극 형성시에는 비정질살인 실리콘막(33)의 완전한 결정화 및 결정립의 극대화이다. 즉, 텅스텐막과 실리콘막의 결정계면의 최소화가 필수적이다.
그러나, 도 3의 게이트전극은 암모니아 분위기의 열처리 중에 분해된 질소가 텅스텐막(34)을 통과하여 실리콘막(33)과 텅스텐막(34)의 계면까지 확산하는 시간이 부족하여 계면에 국부적으로 텅스텐실리사이드(WSix)가 형성되는 문제가 있으며(도 4a 참조), 확산이 빨리 진행되더라도 실리콘막(33)과 텅스텐막(34)의 반응을 효과적으로 억제하지 못하여 텅스텐실리사이드 계열의 응집(agglomeration)이 발생되는 문제가 있다. 이로써, 게이트전극의 저항 증가와 게이트전극 패터닝시에 게이트절연막 및 반도체 기판을 식각하게 되는 문제(도 4b 참조)가 발생한다.
도 4a는 실리콘막과 텅스텐막의 계면에 텅스텐실리사이드(WSix)가 형성되는 것을 보인 도면이고, 도 4b는 핀홀(pin-hole)성의 반도체 기판 어택이 발생한 것을 나타낸 도면이다.
도 4b에 도시된 바와 같이, 실리콘막과 텅스텐막의 계면에 존재하는 텅스텐실리사이드는 게이트 패터닝시 국부적인 식각속도(텅스텐막과 텅스텐실리사이드)의 차이를 초래하고, 이러한 속도차이에 의해 반도체 기판을 식각하여 핀홀성의 결함을 유발하여 소자 특성에 치명적인 악영향을 미치게 된다.
위와 같은 문제점들을 해결하기 위해 암모니아 열처리를 로(furnace) 장비에서 장시간 열처리하여 분해된 질소가 텅스텐막을 통과하여 실리콘막과 텅스텐막의 계면까지 확산하여 반응방지막을 형성하기 위한 시간을 충분히 제공하므로써, 국부적으로 발생하는 실리사이드 반응을 억제하는 방법이 제안되기도 하였으나, 이 경우에도 국부적으로 실리사이드 반응이 발생하고, 실리사이드를 완전히 제거하지 못하는 실정이다. 즉, 실리콘막이 비정질이거나 미세 결정립일 경우, 후속 암모니아 열처리시 국부적인 텅스텐실리사이드의 형성을 피할 수 없고, 이는 다수의 결정계면이 존재함에 따른 낮은 반응 에너지에 의해 텅스텐과 실리콘의 반응 발생확률이 매우 높아 텅스텐실리사이드가 국부적으로 형성되는 것이다.
전술한 바와 같은 문제점은 실리콘막 또는 실리콘게르마늄막과 같은 실리콘반도체막과 텅스텐막 또는 몰리브덴막과 같은 금속막의 금속 게이트전극(Metal-gate electrode), 예컨대 실리콘게르마늄막(SiGe)과 텅스텐막, 실리콘막과 몰리브덴막(Mo), 실리콘게르마늄막(SiGe)과 몰리브덴막 등의 모든 반도체 소자의 금속 게이트전극 제조시에 나타난다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 실리콘반도체막과 금속막의 계면에 실리사이드가 형성되는 것을 억제하여 게이트절연막의 신뢰성(Gate Oxide Intensity)을 열화시키지 않으면서 저저항 특성을 갖는 반도체 소자의 게이트전극 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트전극 형성 방법은 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 비정질 실리콘반도체막을 형성하는 단계, 상기 비정질 실리콘반도체막을 결정질 실리콘반도체막으로 변태시키는 단계, 상기 결정질 실리콘반도체막 상에 금속막을 형성하는 단계, 암모니아를 포함한 가스분위기의 열처리를 통해 상기 금속막과 상기 결정질 실리콘반도체막의 계면에 반응방지막을 형성하는 단계, 및 상기 금속막, 반응방지막 및 상기 결정질 실리콘반도체막을 패터닝하여 게이트전극을 형성하는 단계를 포함함을 특징으로 하며, 상기 비정질 실리콘반도체막을 결정질 실리콘반도체막으로 변태시키는 단계는, 질소 가스 분위기의 로에서 열처리하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체소자의 금속게이트 전극의 형성 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(41) 상에 게이트절연막(42)을 40Å∼80Å의 두께로 형성한다. 이때, 게이트절연막(42)은 SiO2, SiOxNy(x=0.03∼3, y=0.03∼3), HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다. 예컨대, 게이트절연막(42)으로 SiO2을 이용하는 경우, 750℃∼900℃에서 열산화법으로 성장시킨다.
다음으로, 게이트절연막(42) 상에 비정질 실리콘반도체막(43)을 400Å∼1100Å의 두께로 증착한다. 이때, 비정질 실리콘반도체막(43)은 비정질 실리콘막 또는 비정질 실리콘게르마늄막이고, 이와 같은 비정질 실리콘반도체막(43)은 550℃ 이하의 온도에서 증착한다. 예컨대, 비정질 실리콘막은 소스가스로 Si2H6를 사용하고, 500℃∼550℃의 온도와 0.1torr∼1.0torr의 압력범위에서 증착한다.
전술한 바와 같은 비정질 실리콘반도체막(43)은 다수의 작은 그레인(X1)이 존재하고, 이로써 다수의 결정계면(Y1)이 형성된다.
다음에, 질소(N2) 가스 분위기로 로(furnace)에서 650℃∼750℃에서 30분∼60분동안 열처리한다. 이때, 로 열처리시 최적조건으로는 700℃에서 30분동안 진행하는 것이다.
도 5b에 도시된 바와 같이, 질소 가스분위기의 로 열처리동안 비정질 실리콘 반도체막(43)이 큰 그레인(Large grain, X2)을 갖는 다결정 실리콘반도체막(43a)으로 변태된다. 이와 같이 다결정 실리콘반도체막(43a)은 큰 그레인(X2)을 가지므로 소수의 결정계면(Y2)만이 존재한다.
도 5c에 도시된 바와 같이, 다결정 실리콘반도체막(43a) 상에 몰리브덴막 또는 텅스텐막과 같은 금속막(44)을 증착한 후 암모니아(NH3)를 포함하는 가스 분위기로 로에서 600℃∼750℃의 온도로 10분∼60분동안 열처리하거나 또는 급속열처리장치(RTP)에서 800℃∼1100℃의 온도로 10초∼60초동안 열처리한다. 이때, 급속열처리장치는 싱글형(Single type) 급속열처리장치를 이용하고, 로열처리시 최적조건은 700℃의 온도로 30분동안 진행하는 것이며, 급속열처리시 최적조건은 900℃에서 10초동안 진행하는 것이다.
도 5d에 도시된 바와 같이, 전술한 바와 같은 암모니아(NH3) 분위기의 열처리동안 금속막(44)과 다결정 실리콘반도체막(43a) 사이에 실리콘과 질소(Si-N)가 포함된 반응방지막(45)이 형성된다.
도 5e에 도시된 바와 같이, 마스크 및 식각 공정을 통해 금속막(44)과 다결정 실리콘반도체막(43a)을 식각하여 금속 게이트전극을 형성한다.
전술한 바와 같은 일련의 공정에 따르면, 비정질 실리콘반도체막(43)을 질소 분위기의 로열처리를 통해 결정화시켜 결정계면의 수를 줄임으로써, 금속막(44)과 다결정 실리콘반도체막(43a)의 반응 발생 확률을 낮춰 실리사이드 형성을 억제한 다. 이와 같이, 실리사이드 형성을 억제하면, 금속막(44)과 다결정 실리콘반도체막(43a) 사이에 보다 치밀한 반응방지막(45)을 형성시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다
전술한 바와 같은 본 발명은 실리콘막과 금속막간 계면에 실리사이드가 형성되는 것을 방지하므로써 치밀한 반응방지막을 형성시킬 수 있어 보다 낮은 게이트전극의 저항특성을 확보할 수 있는 효과가 있다.
또한, 실리사이드 형성을 방지하므로써 게이트패터닝중에 발생하는 게이트절연막 및 반도체 기판의 어택을 방지하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 삭제
  2. 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 비정질 실리콘반도체막을 형성하는 단계;
    질소 가스 분위기의 로에서 열처리하여 상기 비정질 실리콘반도체막을 결정질 실리콘반도체막으로 변태시키는 단계;
    상기 결정질 실리콘반도체막 상에 금속막을 형성하는 단계;
    암모니아를 포함한 가스분위기의 열처리를 통해 상기 금속막과 상기 결정질 실리콘반도체막의 계면에 반응방지막을 형성하는 단계; 및
    상기 금속막, 반응방지막 및 상기 결정질 실리콘반도체막을 패터닝하여 게이트전극을 형성하는 단계
    를 포함하는 반도체 소자의 게이트전극 형성 방법.
  3. 제2 항에 있어서,
    상기 로에서 열처리시,
    650℃∼750℃에서 30분∼60분동안 진행하는 것을 특징으로 하는 반도체 소자의 게이트전극 형성 방법.
  4. 제2 항에 있어서,
    상기 반응방지막은 실리콘과 질소가 포함된 막이고,
    상기 암모니아를 포함한 가스 분위기에서 600℃∼750℃의 온도로 10분∼60분동안 로에서 열처리하여 형성하거나 또는 800℃∼1100℃의 온도로 10초∼60초동안 급속열처리장치에서 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트전극 형성 방법.
  5. 제2 항에 있어서,
    상기 비정질 실리콘반도체막은 비정질 실리콘막 또는 비정질 실리콘게르마늄막인 것을 특징으로 하는 반도체 소자의 게이트전극 형성 방법.
  6. 제2 항에 있어서,
    상기 금속막은 텅스텐막 또는 몰리브덴막인 것을 특징으로 하는 반도체 소자의 게이트전극 형성 방법.
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