JP3093600B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3093600B2 JP3093600B2 JP07049293A JP4929395A JP3093600B2 JP 3093600 B2 JP3093600 B2 JP 3093600B2 JP 07049293 A JP07049293 A JP 07049293A JP 4929395 A JP4929395 A JP 4929395A JP 3093600 B2 JP3093600 B2 JP 3093600B2
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Description
【０００１】
【産業上の利用分野】本発明は多結晶シリコンで構成さ
れる配線層にシリサイド層を形成して動作の高速化を図
った半導体装置の製造方法に関する。
れる配線層にシリサイド層を形成して動作の高速化を図
った半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来から半導体装置の配線層として多結
晶シリコンを用いたものが提案され、かつその配線抵抗
を低減して動作速度を高めるために配線層にシリサイド
層を形成したものが提案されている。例えば、図３はそ
の一例を製造工程順に示す図である。先ず、図３（ａ）
に示すように、シリコン基板２１を酸化して素子分離酸
化膜２２とゲート酸化膜２３を形成し、その上にＣＶＤ
法により１００ｎｍ〜２００ｎｍ程度の多結晶シリコン
膜２４を堆積し、さらにスパッタ法により１００ｎｍ〜
３００ｎｍ程度のＷＳｉ膜（タングステンシリサイド
膜）２５を形成する。
晶シリコンを用いたものが提案され、かつその配線抵抗
を低減して動作速度を高めるために配線層にシリサイド
層を形成したものが提案されている。例えば、図３はそ
の一例を製造工程順に示す図である。先ず、図３（ａ）
に示すように、シリコン基板２１を酸化して素子分離酸
化膜２２とゲート酸化膜２３を形成し、その上にＣＶＤ
法により１００ｎｍ〜２００ｎｍ程度の多結晶シリコン
膜２４を堆積し、さらにスパッタ法により１００ｎｍ〜
３００ｎｍ程度のＷＳｉ膜（タングステンシリサイド
膜）２５を形成する。
【０００３】次いで、フォトリソグラフィ法ににより、
これらのＷＳｉ膜２５と多結晶シリコン膜２４をパター
ニングし、図３（ｂ）に示すようにゲート電極２６を形
成する。その後、ゲート電極２６をマスクとして不純物
のイオン注入を行って低濃度の浅いソース・ドレイン拡
散層２９を形成する。この後、不純物活性化を含めＬＤ
Ｄ構造を形成するために約８００℃の高温減圧ＣＶＤ法
により鎖線で示すようにＳｉＯ2 膜２７を約２００ｎｍ
程度堆積し、これを反応性イオンエッチングによってエ
ッチングして図３（ｃ）に示すようにゲート電極２６の
側面にＳｉＯ2膜２７を残して側壁を形成する。
これらのＷＳｉ膜２５と多結晶シリコン膜２４をパター
ニングし、図３（ｂ）に示すようにゲート電極２６を形
成する。その後、ゲート電極２６をマスクとして不純物
のイオン注入を行って低濃度の浅いソース・ドレイン拡
散層２９を形成する。この後、不純物活性化を含めＬＤ
Ｄ構造を形成するために約８００℃の高温減圧ＣＶＤ法
により鎖線で示すようにＳｉＯ2 膜２７を約２００ｎｍ
程度堆積し、これを反応性イオンエッチングによってエ
ッチングして図３（ｃ）に示すようにゲート電極２６の
側面にＳｉＯ2膜２７を残して側壁を形成する。
【０００４】この側壁２７を形成することにより、ＷＳ
ｉ膜２５の上面が露出されるため、その後のイオン注入
の際のマスクとして、全面に約８００℃の高温減圧ＣＶ
Ｄ膜２８を２０ｎｍ程度成長する。しかしながら、この
ＷＳｉ膜２５の熱処理工程で大気の酸素の巻き込みがあ
ると、ＷＳｉ膜２５が深く酸化され、図３（ｄ）に示す
ようにＷＳｉ膜２５の上面に異常酸化膜２８Ａが形成さ
れる。この異常酸化膜２８ＡはＳｉＯ2 とＷＯ3 からな
るものと考えられ体積膨張は約２．７倍に達し、この異
常酸化膜２８Ａによってゲート電極２６の抵抗は大幅に
増大し、またしばしば膜が剥がれるといった問題が生じ
る。
ｉ膜２５の上面が露出されるため、その後のイオン注入
の際のマスクとして、全面に約８００℃の高温減圧ＣＶ
Ｄ膜２８を２０ｎｍ程度成長する。しかしながら、この
ＷＳｉ膜２５の熱処理工程で大気の酸素の巻き込みがあ
ると、ＷＳｉ膜２５が深く酸化され、図３（ｄ）に示す
ようにＷＳｉ膜２５の上面に異常酸化膜２８Ａが形成さ
れる。この異常酸化膜２８ＡはＳｉＯ2 とＷＯ3 からな
るものと考えられ体積膨張は約２．７倍に達し、この異
常酸化膜２８Ａによってゲート電極２６の抵抗は大幅に
増大し、またしばしば膜が剥がれるといった問題が生じ
る。
【０００５】この異常酸化膜が形成される原因について
検討すると、このＷＳｉ膜２５の異常酸化は図３（ｂ）
後の酸化膜２７の形成工程では生じていないことから、
ＷＳｉが結晶化されていることが前提となっている。こ
の異常酸化に対して特開平４−２６６０３１号公報に記
載されている説明では、この現象はＷＳｉx 膜がアモル
ファス状態では酸素混入雰囲気に晒したときにＷＳｉx
中のＳｉが主として酸化されて酸化膜（ＳｉＯ2 ）が形
成され、これが表面を覆ってその後の酸化が抑えられ
る。これに対して、ＷＳｉx 膜が結晶化されてＷＳｉ2
結晶粒が表面を覆っていると酸素混入雰囲気に晒したと
き酸化によるＳｉの消費に対してＳｉの供給が不十分と
なりＷが直接酸化される事態になるものと思われる。
検討すると、このＷＳｉ膜２５の異常酸化は図３（ｂ）
後の酸化膜２７の形成工程では生じていないことから、
ＷＳｉが結晶化されていることが前提となっている。こ
の異常酸化に対して特開平４−２６６０３１号公報に記
載されている説明では、この現象はＷＳｉx 膜がアモル
ファス状態では酸素混入雰囲気に晒したときにＷＳｉx
中のＳｉが主として酸化されて酸化膜（ＳｉＯ2 ）が形
成され、これが表面を覆ってその後の酸化が抑えられ
る。これに対して、ＷＳｉx 膜が結晶化されてＷＳｉ2
結晶粒が表面を覆っていると酸素混入雰囲気に晒したと
き酸化によるＳｉの消費に対してＳｉの供給が不十分と
なりＷが直接酸化される事態になるものと思われる。
【０００６】このため、前記公報では、１度目の熱処理
により、金属シリサイドが結晶化した後に、酸素混入の
熱処理に先立って露出している金属シリサイド膜表面を
再度シリコン膜で覆い、その後に酸化熱処理してシリコ
ン膜を酸化膜に変換することで金属シリサイド膜の異常
酸化を防止するようにしている。
により、金属シリサイドが結晶化した後に、酸素混入の
熱処理に先立って露出している金属シリサイド膜表面を
再度シリコン膜で覆い、その後に酸化熱処理してシリコ
ン膜を酸化膜に変換することで金属シリサイド膜の異常
酸化を防止するようにしている。
【０００７】また、他の対策として、特開平２−７４０
３１号公報では、シリサイドが結晶化した後、露出シリ
サイド表面を５００℃以下で処理して酸化膜を被膜を形
成している。このため、低温での処理のため、結晶化さ
れたＷＳｉ2 表面が酸化されることがなく、ＷＳｉの酸
化が防止される。
３１号公報では、シリサイドが結晶化した後、露出シリ
サイド表面を５００℃以下で処理して酸化膜を被膜を形
成している。このため、低温での処理のため、結晶化さ
れたＷＳｉ2 表面が酸化されることがなく、ＷＳｉの酸
化が防止される。
【０００８】
【発明が解決しようとする課題】しかしながら、これら
公報に記載の対策では、１度目の熱処理によってシリサ
イドが結晶化された後の熱処理前にシリコン膜で表面を
被覆するという、特開平４−２６６０３１号公報の対策
では、シリコン膜を形成した後の酸化処理の工程数が余
分にかかり、工程数が増えるという問題がある。
公報に記載の対策では、１度目の熱処理によってシリサ
イドが結晶化された後の熱処理前にシリコン膜で表面を
被覆するという、特開平４−２６６０３１号公報の対策
では、シリコン膜を形成した後の酸化処理の工程数が余
分にかかり、工程数が増えるという問題がある。
【０００９】また、５００℃以下でＳｉＯ2 堆積すると
いう、特開平２−７４０３１号公報の対策では、膜中不
純物の増加や薄膜の均一性の悪化等の膜品質の低下によ
り特性の不安定を招き、またイオン注入の拡散のための
熱処理工程と異常酸化防止用の膜を堆積する工程が２工
程かかり、工程数が増えるという問題が生じる。
いう、特開平２−７４０３１号公報の対策では、膜中不
純物の増加や薄膜の均一性の悪化等の膜品質の低下によ
り特性の不安定を招き、またイオン注入の拡散のための
熱処理工程と異常酸化防止用の膜を堆積する工程が２工
程かかり、工程数が増えるという問題が生じる。
【００１０】
【発明の目的】本発明は、製造工程を増やすことなく、
しかも特性の安定化を図る一方で、シリサイド層の異常
酸化を防止することを可能にした半導体装置の製造方法
を提供することにある。
しかも特性の安定化を図る一方で、シリサイド層の異常
酸化を防止することを可能にした半導体装置の製造方法
を提供することにある。
【００１１】
【課題を解決するための手段】本発明の製造方法は、Ｌ
ＤＤ構造の半導体装置の製造に際し、半導体基板上にゲ
ート酸化膜を形成する工程と、ゲート酸化膜上に多結晶
シリコン膜を堆積する工程と、多結晶シリコン膜上に高
融点金属シリサイド層を形成する工程と、高融点金属シ
リサイド層及び多結晶シリコン膜をパターニングしゲー
ト電極を形成する工程と、ゲート電極をマスクとして不
純物のイオン注入を行って低濃度の浅いソース・ドレイ
ン拡散層を形成する工程と、半導体基板及びゲート電極
を覆うシリコン酸化膜を堆積する工程と、シリコン酸化
膜をエッチングしてゲート電極側面に残し側壁とする工
程と、高融点金属シリサイド層の表面に酸化処理により
薄い酸化膜を形成する工程と、薄い酸化膜の形成後に高
温減圧ＣＶＤ法により酸化膜成長を行う工程とを含む半
導体装置の製造方法であって、半導体基板を熱処理炉に
入れる際に、炉内への大気中の酸素の混入を防止し、そ
の後５００℃より高い高温で緩やかな酸化処理を行って
薄い酸化膜を形成することを特徴とする。
ＤＤ構造の半導体装置の製造に際し、半導体基板上にゲ
ート酸化膜を形成する工程と、ゲート酸化膜上に多結晶
シリコン膜を堆積する工程と、多結晶シリコン膜上に高
融点金属シリサイド層を形成する工程と、高融点金属シ
リサイド層及び多結晶シリコン膜をパターニングしゲー
ト電極を形成する工程と、ゲート電極をマスクとして不
純物のイオン注入を行って低濃度の浅いソース・ドレイ
ン拡散層を形成する工程と、半導体基板及びゲート電極
を覆うシリコン酸化膜を堆積する工程と、シリコン酸化
膜をエッチングしてゲート電極側面に残し側壁とする工
程と、高融点金属シリサイド層の表面に酸化処理により
薄い酸化膜を形成する工程と、薄い酸化膜の形成後に高
温減圧ＣＶＤ法により酸化膜成長を行う工程とを含む半
導体装置の製造方法であって、半導体基板を熱処理炉に
入れる際に、炉内への大気中の酸素の混入を防止し、そ
の後５００℃より高い高温で緩やかな酸化処理を行って
薄い酸化膜を形成することを特徴とする。
【００１２】例えば、半導体基板を熱処理炉に入れる際
に、炉内に窒素を充満させておき、炉内への大気中の酸
素の混入を防止する。また、シリサイド層が高融点金属
シリサイド層であり、その表面に熱処理によりシリコン
酸化膜を形成する場合には、５００℃以上の高温処理中
で緩やかな酸化を行うことが好ましい。
に、炉内に窒素を充満させておき、炉内への大気中の酸
素の混入を防止する。また、シリサイド層が高融点金属
シリサイド層であり、その表面に熱処理によりシリコン
酸化膜を形成する場合には、５００℃以上の高温処理中
で緩やかな酸化を行うことが好ましい。
【００１３】
【作用】シリサイド層上に酸化膜を成長すべく、半導体
基板を炉内に入れる際に炉内への大気中の酸素の混入を
防ぐことで、シリサイド層が急激に酸化されることが防
止でき、シリサイド層における異常酸化が防止される。
また、その後に高温で酸化膜を形成することで、高品質
の酸化膜の形成が可能となる。
基板を炉内に入れる際に炉内への大気中の酸素の混入を
防ぐことで、シリサイド層が急激に酸化されることが防
止でき、シリサイド層における異常酸化が防止される。
また、その後に高温で酸化膜を形成することで、高品質
の酸化膜の形成が可能となる。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明をＭＯＳ型半導体装置に適用した一実
施例を製造工程順に示す断面図である。先ず、図１
（ａ）に示すように、シリコン基板１１の表面に酸化処
理を施し、ＳｉＯ2 膜（シリコン酸化膜）からなる素子
分離酸化膜１２とゲート酸化膜１３を形成する。そし
て、その上にＣＶＤ法によって１００ｎｍ〜２００ｎｍ
程度の厚さの多結晶シリコン膜１４を堆積し、続いてス
パッタ法によって１００ｎｍ〜３００ｎｍ程度のＷＳｉ
膜（タングステンシリサイド膜）１５を形成する。
る。図１は本発明をＭＯＳ型半導体装置に適用した一実
施例を製造工程順に示す断面図である。先ず、図１
（ａ）に示すように、シリコン基板１１の表面に酸化処
理を施し、ＳｉＯ2 膜（シリコン酸化膜）からなる素子
分離酸化膜１２とゲート酸化膜１３を形成する。そし
て、その上にＣＶＤ法によって１００ｎｍ〜２００ｎｍ
程度の厚さの多結晶シリコン膜１４を堆積し、続いてス
パッタ法によって１００ｎｍ〜３００ｎｍ程度のＷＳｉ
膜（タングステンシリサイド膜）１５を形成する。
【００１５】次いで、図１（ｂ）のように、フォトレジ
ストを用いたフォトリソグラフィ法により、これらのＷ
Ｓｉ膜１５と多結晶シリコン膜１４をパターニングし、
ゲート電極１６及び図外の配線を形成する。その後、ゲ
ート電極をマスクとして不純物のイオン注入を行って低
濃度の浅いソース・ドレイン拡散層１９を形成する。
ストを用いたフォトリソグラフィ法により、これらのＷ
Ｓｉ膜１５と多結晶シリコン膜１４をパターニングし、
ゲート電極１６及び図外の配線を形成する。その後、ゲ
ート電極をマスクとして不純物のイオン注入を行って低
濃度の浅いソース・ドレイン拡散層１９を形成する。
【００１６】その後、図１（ｃ）に鎖線で示すように、
不純物活性化を含め、ＬＤＤ構造を形成するために約８
００℃の高温減圧ＣＶＤ法によりＳｉＯ2 膜（シリコン
酸化膜）１７を約２００ｎｍ程度堆積し、続いてこれを
反応性イオンエッチングによってエッチングすることで
ゲート電極側面にＳｉＯ2 膜１７を残し、側壁とする。
このエッチングによりＷＳｉ膜１５の上面は露出され
る。
不純物活性化を含め、ＬＤＤ構造を形成するために約８
００℃の高温減圧ＣＶＤ法によりＳｉＯ2 膜（シリコン
酸化膜）１７を約２００ｎｍ程度堆積し、続いてこれを
反応性イオンエッチングによってエッチングすることで
ゲート電極側面にＳｉＯ2 膜１７を残し、側壁とする。
このエッチングによりＷＳｉ膜１５の上面は露出され
る。
【００１７】しかる後、図１（ｄ）のように、全面に約
８００℃の高温減圧ＣＶＤ法によりＳｉＯ2 膜１８を２
０ｎｍ程度成長する。このＳｉＯ2 膜１８は、後工程で
のＬＤＤ構造を形成する際のイオン注入に際して、ゲー
ト電極をマスクするためのものである。このとき、入炉
時に炉内と炉下にＮ2 を充満させ、大気の酸素混入を遮
断して急激な酸化を防ぐようにする。これにより、高温
熱処理によって形成される良質の薄い酸化膜によってＷ
Ｓｉ膜の表面が覆われることになり、この場合、ＷＳｉ
膜１５の異常酸化が生じることなくＳｉＯ2 膜１８が成
長できる。
８００℃の高温減圧ＣＶＤ法によりＳｉＯ2 膜１８を２
０ｎｍ程度成長する。このＳｉＯ2 膜１８は、後工程で
のＬＤＤ構造を形成する際のイオン注入に際して、ゲー
ト電極をマスクするためのものである。このとき、入炉
時に炉内と炉下にＮ2 を充満させ、大気の酸素混入を遮
断して急激な酸化を防ぐようにする。これにより、高温
熱処理によって形成される良質の薄い酸化膜によってＷ
Ｓｉ膜の表面が覆われることになり、この場合、ＷＳｉ
膜１５の異常酸化が生じることなくＳｉＯ2 膜１８が成
長できる。
【００１８】ここで、本発明においては、図２に示すよ
うに、前記したイオン注入のマスク用の高温減圧ＣＶＤ
酸化膜の入炉時に５００℃以下で入炉を行い、炉内を真
空引きし、かつ炉内をＮ2 で充満状態にした後、約８０
０℃に温度を上げＣＶＤ膜を成長させると、ＷＳｉ膜１
５の異常酸化を防止できる。この理由は、５００℃以下
で入炉すると、入炉時の急激な酸化を防いで、その後Ｎ
2 中での８００℃熱処理でＷＳｉ膜１５上に薄い酸化膜
を形成でき、その後の酸化膜成長を行ってもＷＳｉ膜１
５上の薄い酸化膜によりＷＳｉ膜１５の異常酸化が防止
できる。
うに、前記したイオン注入のマスク用の高温減圧ＣＶＤ
酸化膜の入炉時に５００℃以下で入炉を行い、炉内を真
空引きし、かつ炉内をＮ2 で充満状態にした後、約８０
０℃に温度を上げＣＶＤ膜を成長させると、ＷＳｉ膜１
５の異常酸化を防止できる。この理由は、５００℃以下
で入炉すると、入炉時の急激な酸化を防いで、その後Ｎ
2 中での８００℃熱処理でＷＳｉ膜１５上に薄い酸化膜
を形成でき、その後の酸化膜成長を行ってもＷＳｉ膜１
５上の薄い酸化膜によりＷＳｉ膜１５の異常酸化が防止
できる。
【００１９】因みに、本発明の製造方法により形成した
酸化膜と、前記した特開平２−７４０３１号公報のよう
に５００℃以下で成長した酸化膜とを比較した場合、公
報記載の技術では２０ｎｍ以下の膜厚均一性（Ｒ／２
Ｘ）が５〜１０％であったのに対し、本発明方法では高
温減圧ＣＶＤ酸化膜を使用しているために１〜６％程度
と膜厚均一性の向上が図れ、さらにはトランジスタの特
性安定を得ることが可能とされた。
酸化膜と、前記した特開平２−７４０３１号公報のよう
に５００℃以下で成長した酸化膜とを比較した場合、公
報記載の技術では２０ｎｍ以下の膜厚均一性（Ｒ／２
Ｘ）が５〜１０％であったのに対し、本発明方法では高
温減圧ＣＶＤ酸化膜を使用しているために１〜６％程度
と膜厚均一性の向上が図れ、さらにはトランジスタの特
性安定を得ることが可能とされた。
【００２０】ここで、前記実施例では本発明のシリサイ
ド層としてＷＳｉの場合を例として説明しているが、Ｍ
ｏ（モリブデン）、Ｔｉ（チタン）等の金属を用いたシ
リサイド層においても同様に本発明を適用することがで
きる。ただし、この場合は使用する金属の種類によって
前記した温度を多少相違させることが必要となることも
ある。
ド層としてＷＳｉの場合を例として説明しているが、Ｍ
ｏ（モリブデン）、Ｔｉ（チタン）等の金属を用いたシ
リサイド層においても同様に本発明を適用することがで
きる。ただし、この場合は使用する金属の種類によって
前記した温度を多少相違させることが必要となることも
ある。
【００２１】
【発明の効果】以上説明したように本発明は、ＬＤＤ構
造の半導体装置の高融点金属シリサイド層の表面に熱処
理により酸化膜を形成するに際し、半導体基板を熱処理
炉に入れる際に炉内への大気中の酸素混入を防止し、そ
の後５００℃より高い温度で緩やかな熱処理を行うの
で、高融点金属シリサイド層における急激な酸化を防止
して異常酸化を防止でき、かつ一方では高温の酸化によ
り高品質の酸化膜を形成することができる。
造の半導体装置の高融点金属シリサイド層の表面に熱処
理により酸化膜を形成するに際し、半導体基板を熱処理
炉に入れる際に炉内への大気中の酸素混入を防止し、そ
の後５００℃より高い温度で緩やかな熱処理を行うの
で、高融点金属シリサイド層における急激な酸化を防止
して異常酸化を防止でき、かつ一方では高温の酸化によ
り高品質の酸化膜を形成することができる。
【００２２】例えば、半導体基板を熱処理炉に入れる際
に、炉内に窒素を充満させておくことで、炉内への大気
中の酸素の混入を防止することができる。また、シリサ
イド層が高融点金属シリサイド層の場合には、５００℃
以上の高温、例えば８００℃の処理中で緩やかな酸化を
行うことで、シリサイド層の異常酸化を防ぎ、高品質の
酸化膜が形成される。
に、炉内に窒素を充満させておくことで、炉内への大気
中の酸素の混入を防止することができる。また、シリサ
イド層が高融点金属シリサイド層の場合には、５００℃
以上の高温、例えば８００℃の処理中で緩やかな酸化を
行うことで、シリサイド層の異常酸化を防ぎ、高品質の
酸化膜が形成される。
【００２３】また、本発明の方法では、特開平４−２６
６０３１号公報の技術に比較して、シリコン膜の形成や
その後の酸化工程が削減でき、製造工程が簡略化でき
る。また、特開平２−７４０３１号公報の技術に比較し
て、高温での酸化膜成長を行うことができ、膜厚均一性
が向上され、高品質化が可能となる。また、不純物の活
性化のための高温熱処理と酸化膜成長を１工程で行うこ
とができるという効果がある。
６０３１号公報の技術に比較して、シリコン膜の形成や
その後の酸化工程が削減でき、製造工程が簡略化でき
る。また、特開平２−７４０３１号公報の技術に比較し
て、高温での酸化膜成長を行うことができ、膜厚均一性
が向上され、高品質化が可能となる。また、不純物の活
性化のための高温熱処理と酸化膜成長を１工程で行うこ
とができるという効果がある。
【図１】本発明の一実施例を製造工程順に示す断面図で
ある。
ある。
【図２】本発明における工程の一部の温度管理の状態を
説明するための図である。
説明するための図である。
【図３】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
１１ シリコン基板 １４ 多結晶シリコン膜 １５ ＷＳｉ膜 １６ ゲート電極 １７ ＳｉＯ2 膜 １８ ＳｉＯ2 膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/336
Claims (1)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
工程と、該ゲート酸化膜上に多結晶シリコン膜を堆積す
る工程と、該多結晶シリコン膜上に高融点金属シリサイ
ド層を形成する工程と、該高融点金属シリサイド層及び
前記多結晶シリコン膜をパターニングしゲート電極を形
成する工程と、該ゲート電極をマスクとして不純物のイ
オン注入を行って低濃度の浅いソース・ドレイン拡散層
を形成する工程と、前記半導体基板及び前記ゲート電極
を覆うシリコン酸化膜を堆積する工程と、該シリコン酸
化膜をエッチングして前記ゲート電極側面に残し側壁と
する工程と、前記高融点金属シリサイド層の表面に酸化
処理により薄い酸化膜を形成する工程と、前記薄い酸化
膜の形成後に高温減圧ＣＶＤ法により酸化膜成長を行う
工程とを含む半導体装置の製造方法であって、前記半導
体基板を熱処理炉に入れる際に、炉内への大気中の酸素
の混入を防止し、その後５００℃より高い高温で緩やか
な酸化処理を行って前記薄い酸化膜を形成することを特
徴とするＬＤＤ構造の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07049293A JP3093600B2 (ja) | 1995-02-15 | 1995-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07049293A JP3093600B2 (ja) | 1995-02-15 | 1995-02-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222739A JPH08222739A (ja) | 1996-08-30 |
| JP3093600B2 true JP3093600B2 (ja) | 2000-10-03 |
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ID=12826875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07049293A Expired - Fee Related JP3093600B2 (ja) | 1995-02-15 | 1995-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093600B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172259A (ja) | 2002-11-19 | 2004-06-17 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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