JP3274659B2 - 非晶質シリコンよりなるキャップ層を有したポリサイドゲートの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
製造工程に関するもので、特に、非晶質シリコンよりな
るキャップ層を有するようなポリサイドゲート（polyci
de gate）の製造方法に関するものである。

【０００２】

【従来の技術】集積回路の応用には導体、半導体、絶縁
層等の材料が幅広く使用されており、薄膜堆積（Thin F
ilm Deposition）が主要半導体技術の１つとなってい
る。

【０００３】半導体集積回路において、素子がますます
小型化する現状下では、ゲート電極の導電度を高めるた
め、通常はポリシリコン及び金属シリコン化物を利用し
て半導体素子のゲートを形成する。図１は、従来のＭＯ
Ｓ（metal oxide semiconductor）素子の構成を示した
断面図である。図１に示されるように、ＭＯＳ素子の構
成は、シリコン基板１０の活性領域にソース／ドレイン
１１を形成し、該ソース／ドレイン１１に挟まれた領域
の表面に、ポリサイドゲートＧ１及び、ポリサイドゲー
トＧ１の側壁側に窒化シリコンよりなるスペーサ（spac
er）１９を形成したものである。このポリサイドゲート
Ｇ１は、シリコン基板１０側からゲート酸化層１２、ゲ
ートポリシリコン層１４、シリコン化タングステン層１
６、及び窒化シリコン層１８を有している。また、一般
的に、窒化シリコンよりなるスペーサ１９の形成前にＲ
ＴＯ（Rapid Thermal Oxidation）工程を実施し、シリ
コン基板１０、ゲートポリシリコン層１４、及びシリコ
ン化タングステン層１６の側壁に、薄い酸化層１７を形
成するようにしている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳ素子の製造では、シリコン化タングステン層
１６を形成後、高温処理工程を３工程ほど経る必要があ
るため、このシリコン化タングステン層が外向きに異常
成長（abnormal growth）した欠陥が形成される。特
に、この欠陥が窒化シリコンよりなるスペーサ１９にま
で侵入すると、ＭＯＳ素子のゲート電極が短絡し易くな
るという問題が生じる。

【０００５】従来、シリコン化タングステン層１６の表
面に非晶質シリコンよりなるキャップ層を形成すること
により、このような問題の解決を図っている。こうする
ことにより、一方ではシリコン化タングステン層１６に
シリコン原子を補充することができ、一方では酸素ガス
を隔離し応力を低下させ、異常成長による欠陥が形成さ
れるのを防ぐことができる。

【０００６】しかしながら、シリコン化タングステン層
１６の表面に非晶質シリコンよりなるキャップ層を形成
させる方法は、時に予期した効果を達成できないことが
あり、ひいては歩留りの低下という事態も発生し得ると
いう虞があった。

【０００７】本発明は、上記従来の問題を解決するもの
で、より確実に、シリコン化タングステンが外向きに異
常成長した欠陥の形成を防ぐことができる非晶質シリコ
ンよりなるキャップ層を有したポリサイドゲートの製造
方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明の非晶質シリコン
よりなるキャップ層を有したポリサイドゲートの製造方
法は、基板を提供する工程と、該基板の表面に絶縁層を
形成する工程と、該絶縁層の表面にポリシリコン層を形
成する工程と、該ポリシリコン層の表面に、シリコン／
タングステン比（原子数の比）が２．３〜２．８の範囲
であるシリコン化タングステン層を形成する工程と、該
シリコン化タングステン層の表面に、厚さが１５〜５０
Åの範囲内であり、該厚さと該シリコン／タングステン
比とが、シリコン／タングステン比が大になる程に前記
厚さを大とする関係で、非晶質シリコンよりなるキャッ
プ層を形成する工程と、非晶質シリコンよりなる該キャ
ップ層の表面に、窒化シリコン材料よりなるマスク層を
形成する工程と、並びにこれらマスク層、非晶質シリコ
ンよりなるキャップ層、シリコン化タングステン層、ポ
リシリコン層、及び絶縁層をパターン形成し、ポリサイ
ドゲートを形成する工程と、の各工程を含むことを特徴
とする。

【０００９】この構成により、非晶質シリコンキャップ
層の厚さはシリコン化タングステン層のシリコン／タン
グステン比により決定されるので、より確実に、シリコ
ン化タングステンが外向きに異常成長した欠陥の形成が
防止される。

【００１０】また、本発明の非晶質シリコンよりなるキ
ャップ層を有したポリサイドゲートの製造方法におい
て、非晶質シリコンよりなるキャップ層の厚さとシリコ
ン化タングステン層のシリコン／タングステン比は、シ
リコン／タングステン比が大になる程にキャップ層の厚
さを大とする関係にあり、かつ又、シリコン化タングス
テン層のシリコン／タングステン比が２．３〜２．８の
範囲にある時、非晶質シリコンよりなるキャップ層の厚
さは１５〜５０Åである。

【００１１】この構成により、より効率よく確実に、シ
リコン化タングステンが外向きに異常成長した欠陥の形
成が防止される。

【００１２】

【発明の実施の形態】本発明の上述及びその他の目的、
特徴、及び長所をいっそう明瞭にするため、以下に好ま
しい実施の形態を挙げ、図面を参照にして詳細に説明す
る。

【００１３】比較のため、先ず図２〜４に示された従来
型ポリサイドゲートの製造工程を説明する。図２に示さ
れるように、まず、シリコン等の半導体材料よりなる基
板２０を提供する。薄膜形成方法にはエピタキシャル成
長法又はＳＯＩ（silicon oninsulator）法等があり、
簡単のため、ここではｐ形シリコン基板を例にとって説
明する。

【００１４】次に、熱酸化等の隔離工程を利用してフィ
ールド絶縁層（field insulator）を形成し、フィール
ド絶縁層により活性領域（図示せず）を隔離した後、薄
膜堆積などの半導体工程を実施し、前記活性領域上に酸
化層等の絶縁層２２、ポリシリコン層２４、シリコン化
タングステン層２６、及びマスク層２８を順に形成す
る。

【００１５】例えば、先ず熱酸化によりシリコン基板２
０の表面に薄いゲート酸化層２２を形成し、ついでＣＶ
Ｄ（化学蒸着）工程により前記薄いゲート酸化層２２の
表面にポリシリコン層２４を形成することができる。こ
の他、ポリシリコンを堆積させる工程中、同環境下で不
純物を混入させ、導電率の向上を図ることもできる。

【００１６】ついで、温度約５５０℃でＣＶＤ工程を実
施し、前記ポリシリコン層２４の表面を覆うように、シ
リコン化タングステン層２６（ＷＳｉｘ：ｘはシリコン
／タングステン比）を形成する。

【００１７】次に、前記シリコン化タングステン層２６
を覆うように、絶縁マスク層を形成する。例えば、ジク
ロロシリコメタンＳｉＨ₂Ｃｌ₂及びアンモニウムＮＨ₃
を主要反応物とし、温度約８００℃でＬＰＣＶＤ（低圧
化学蒸着）工程を実施し、絶縁マスク層としての窒化シ
リコン層２８を沈積させることができる。

【００１８】ついで、前記シリコン基板２０に対してＲ
ＴＡ（Rapid Thermal Annealing）工程を実施する。例
えば、温度約８００℃でＲＴＡ工程を実施し、前記シリ
コン化タングステン層２６の応力を部分的に開放させ、
その強度を向上させることができる。

【００１９】次に、光露光及びエッチングの工程を利用
して、窒化シリコン層２８、シリコン化タングステン層
２６、ポリシリコン層２４、及び酸化層２２を順にパタ
ーン形成し、図３に示されるように、ゲート酸化層２２
ａ、ゲートポリシリコン層２４ａ、パターン形成後のシ
リコン化タングステン層２６ａ、及びパターン形成後の
窒化シリコン層２８ａより構成されるポリサイドゲート
Ｇ２を形成する。

【００２０】ついで、図４に示されるように、先ず温度
約１０５０℃でＲＴＯ工程を実施し、シリコン基板２０
の表面、並びにゲートポリシリコン層２４ａ及びシリコ
ン化タングステン層２６ａの側壁に薄い酸化層２７を形
成した後、ポリサイドゲートＧ２の側壁、例えば窒化シ
リコン層２８ａ及び薄い酸化層２７の側壁に、絶縁物よ
りなるスペーサ２９を形成する。例えば、ジクロロシリ
コメタンＳｉＨ₂Ｃｌ₂及びアンモニウムＮＨ₃を主要反
応物としたＬＰＣＶＤ工程を実施し、窒化シリコン層を
堆積させた後、ついでエッチバック（etchback）工程を
実施して窒化シリコンよりなるスペーサを形成する。

【００２１】上述した従来型ポリサイドゲートの製造工
程では、シリコン化タングステン層２６を形成した後、
約８００℃における窒化シリコンの沈積、約８００℃に
おけるＲＴＡ工程、及び約１０５０℃におけるＲＴＯ工
程など計３度の高温処理工程を経る必要があるため、シ
リコン化タングステン層２６が外向きに異常成長した欠
陥３０を形成し易い。特に、該欠陥３０が窒化シリコン
よりなるスペーサ２９にまで侵入すると、ＭＯＳ素子が
短絡し易いという問題が生じる。

【００２２】図５は、上述した問題点の解決を図るた
め、従来型ポリサイドゲートのシリコン化タングステン
層の表面に、非晶質シリコンよりなるキャップ層４０を
形成したものである。例えば、温度約５５０℃で、シリ
コメタンＳｉＨ₄を主要反応物としてＬＰＣＶＤ工程を
実施することができる。こうすることにより、一方では
シリコン化タングステン層２６ａにシリコン原子を補充
することができ、もう一方では酸素ガスを隔離して応力
を低下させ、異常成長による欠陥が生じるのを防ぐこと
ができる。

【００２３】この場合に、本発明において、より効率よ
く確実に、シリコン化タングステンが外向きに異常成長
した欠陥の形成を防ぐことができる条件に付いて、以下
のような結論を得ることができた。

【００２４】図６は、前記シリコン化タングステン層２
６のシリコン／タングステン比をｘ＝２．８に固定し、
非晶質シリコンよりなるキャップ層の厚さを１０Å、３
０Å、５０Å、７０Åに変化させた際の、シリコン化タ
ングステン層の応力と工程温度との関係を示したもので
ある。図７は、図６の各場合につきＭＯＳ素子の歩留り
を測定して図示したものである。

【００２５】図６および図７により、シリコン化タング
ステン層２６のシリコン／タングステン比がｘ＝２．
８、非晶質シリコンのキャップ層の厚さが１０Åの時
は、応力変化が大きすぎ、歩留りが７５％に満たないこ
とがわかる。一方、非晶質シリコンのキャップ層の厚さ
が７０Åの場合、応力は明らかに低下するものの、歩留
りはやはり低い水準に留まる。したがって、本実施の形
態の条件下では、非晶質シリコンのキャップ層の厚さが
３０〜５０Åの範囲においてのみ、歩留り８０％以上を
達成することができ、且つ又、非晶質シリコンのキャッ
プ層の厚さが５０Åの場合の方が、厚さ３０Åの場合よ
りも高い歩留りを達成することができる。この場合に、
最も効率よく確実に、シリコン化タングステンが外向き
に異常成長した欠陥の形成を防ぐことができるものであ
る。

【００２６】また、シリコン化タングステン層２６のシ
リコン／タングステン比と、非晶質シリコンによるキャ
ップ層の堆積時間との関係を分析してみる。図８〜図１
０は、シリコン／タングステン比が固定値２．３／２．
５／２．８である非晶質シリコンキャップ層の、堆積時
間が０秒／１５秒／３０秒の各場合における工程温度と
応力の関係を示した図である。

【００２７】図８の特性曲線から、シリコン化タングス
テン層２６のシリコン／タングステン比がｘ＝２．８
で、主要ガスとしてシリコメタンＳｉＨ₄を使用して薄
膜堆積を行った場合、約３０秒間堆積させた場合の応力
変化が比較的安定していることがわかる。また、図９の
特性曲線から、シリコン化タングステン層２６のシリコ
ン／タングステン比がｘ＝２．５で、主要ガスとしてシ
リコメタンＳｉＨ₄を使用して薄膜堆積を行った場合、
１５秒間堆積させた場合の応力変化が比較的安定してい
ることがわかる。同様にまた、図１０の特性曲線から、
シリコン化タングステン層２６のシリコン／タングステ
ン比がｘ＝２．３で、主要ガスとしてシリコメタンＳｉ
Ｈ₄を使用して薄膜堆積を行った場合、約１５秒間堆積
させた場合の応力変化が比較的安定していることがわか
る。そして、図８〜図１０のいずれにおいても、非晶質
シリコンよりなるキャップ層がまだ堆積されていない状
態、即ち堆積時間が０秒の場合の応力変化が最も大き
い。

【００２８】図１１は、図６〜図１０に示された結果中
ベストな状態に基づき、非晶質シリコンキャップ層の厚
さと、シリコン化タングステン層のシリコン／タングス
テン比との関係を示したものである。図１１から、非晶
質シリコンキャップ層の厚さとシリコン化タングステン
層のシリコン／タングステン比が、シリコン／タングス
テン比が大になる程にキャップ層の厚さを大とする関係
にあり、且つ又、シリコン化タングステン層のシリコン
／タングステン比が２．３〜２．８の範囲にある時、非
晶質シリコンキャップ層の厚さはおよそ１５〜５０Åで
あることがわかる。この場合、非晶質シリコンよりなる
キャップ層の厚さが、シリコン化タングステン層が有す
る既定のシリコン／タングステン比により決定されてお
り、より効率よく確実に、シリコン化タングステンが外
向きに異常成長した欠陥の形成を防ぐことができる。

【００２９】なお、本発明で使用することのできる材料
は、実施の形態で挙げた物質に限らず、適当な特性を有
した各種物質及び各種形成方法により置き換えることが
できる。本発明による構成空間も又、実施の形態で引用
した寸法に制限されないことは言うまでもないことであ
る。

【００３０】また、以上に好ましい実施の形態を開示し
たが、これらは決して本発明の範囲を限定するものでは
なく、当該技術に熟知した者ならば誰でも、本発明の概
念と技術的範囲を脱しない範囲内で各種の変動や潤色を
加えられるべきであって、従って本発明の保護範囲は特
許請求の範囲で指定した内容を基準とするものであるこ
とは言うまでもないことである。

【００３１】なお、本実施形態では、非晶質シリコンよ
りなるキャップ層を有したポリサイドゲートの製造方法
（ポリサイドゲート電極を有した半導体装置の製造方
法）について説明したが、ポリサイドゲート電極を有し
た半導体装置についても、同様に、以下のように説明す
ることができる。

【００３２】ポリサイドゲート電極を有した半導体装置
は、基板上に、絶縁層、ポリシリコン層、既定のシリコ
ン／タングステン比（原子数の比）を有するような高融
点金属のシリサイド層、該シリコン化タングステン層が
有する既定のシリコン／タングステン比により厚さが決
定されるような、非晶質シリコンよりなるキャップ層、
およびマスク層が順に設けられたことを特徴とするもの
である。このシリサイド層はシリコン化タングステン層
であってもよいし、高融点金属としてモリブデンを用い
た場合のシリコン化モリブデン層であってもよい。この
場合の製造方法の一例としては、例えばゲート電極のパ
ターン形状のレジスト層（マスク層）をマスクとしてキ
ャップ層、シリサイド層、ポリシリコン層および絶縁層
をエッチングして、主にシリサイド層およびポリシリコ
ン層よりなるゲート電極をパターン形成する。さらに、
レジスト層（マスク層）を除去した後に、ゲート電極を
覆うようにシリコン基板全面にＣＶＤ法などにより酸化
膜を堆積させる。さらに、ドライエッチングなどにより
全面をエッチバックしてゲート電極の側壁側に酸化膜側
壁を残して、側壁を有するゲート電極を形成する。

【００３３】この構成により、非晶質シリコンキャップ
層の厚さが例えばシリコン化タングステン層のシリコン
／タングステン比により決定されるため、より確実に、
シリコン化タングステンが外向きに異常成長した欠陥の
形成を防ぐことができる。

【００３４】また、好ましくは、本発明のポリサイドゲ
ート電極を有した半導体装置における非晶質シリコンの
キャップ層の厚さと、前記シリコン化タングステン層の
シリコン／タングステン比とが正の関係にある。また、
好ましくは、本発明のポリサイドゲート電極を有した半
導体装置におけるシリコン化タングステン層のシリコン
／タングステン比の範囲が、およそ２．３〜２．８であ
る。さらに、好ましくは、本発明のポリサイドゲート電
極を有した半導体装置における非晶質シリコンのキャッ
プ層の厚さ範囲が、およそ１５〜５０Åである。

【００３５】これらの条件が組み合わさった場合に、最
も効率よく確実に、シリコン化タングステンが外向きに
異常成長した欠陥の形成を防ぐことができる。また、こ
れらの条件のうち少なくとも何れかの条件がある場合
に、より効率よく確実に、シリコン化タングステンが外
向きに異常成長した欠陥の形成を防ぐことができる。

【００３６】さらに、好ましくは、本発明のポリサイド
ゲート電極を有した半導体装置におけるマスク層が窒化
シリコン材料よりなる。また、好ましくは、本発明のポ
リサイドゲート電極を有した半導体装置は、ＲＴＡ（Ra
pid Thermal Annealing）が実施されている。さらに、
好ましくは、本発明のポリサイドゲート電極を有した半
導体装置において、ＲＴＯ（Rapid Thermal Oxidatio
n）の実施により、前記ポリサイドゲートのポリシリコ
ン層及びシリコン化タングステン層の側壁、並びに前記
基板の表面に薄い酸化層が設けられている。好ましく
は、本発明のポリサイドゲート電極を有した半導体装置
において、前記ポリサイドゲート電極の側壁に窒化シリ
コンよりなるスペーサが設けられている。

【００３７】以上の条件の組み合わせとして具体的に、
好ましくは、本発明のポリサイドゲート電極を有した半
導体装置は、基板上に、酸化層、ポリシリコン層、既定
のシリコン／タングステン比（原子数の比）を有するよ
うなシリコン化タングステン層、該シリコン化タングス
テン層の厚さと該シリコン化タングステン層が有する既
定のシリコン／タングステン比とが正の関係にあるよう
な、非晶質シリコンよりなるキャップ層、非晶質シリコ
ンよりなる該キャップ層が順に設けられたことを特徴と
するものである。また、好ましくは、本発明のポリサイ
ドゲート電極を有した半導体装置は、シリコン基板上
に、酸化層、ポリシリコン層、既定のシリコン／タング
ステン比（原子数の比）を有し、その範囲がおよそ２．
３〜２．８であるようなシリコン化タングステン層、該
シリコン化タングステン層の厚さがおよそ１５〜５０Å
であり、該厚さと前記シリコン化タングステン層が有す
る既定のシリコン／タングステン比とが正の関係にある
ような、非晶質シリコンよりなるキャップ層、窒化シリ
コン層が順に設けられ、前記ポリシリコン層及びシリコ
ン化タングステン層の側壁、並びに前記シリコン基板の
表面に薄い酸化層が設けられ、窒化シリコン層及び薄い
酸化層の側壁に、窒化シリコンよりなるスペーサが設け
られたことを特徴とするものである。

【００３８】

【発明の効果】以上のように本発明によれば、非晶質シ
リコンキャップ層の厚さはシリコン化タングステン層の
シリコン／タングステン比により決定されるため、より
確実に、シリコン化タングステンが外向きに異常成長し
た欠陥の形成を防ぐことができる。

【図面の簡単な説明】

【図１】従来型のポリサイドゲートの構成を示した断面
図である。

【図２】従来型のポリサイドゲートの各製造工程を示し
た断面図である。

【図３】従来型のポリサイドゲートの各製造工程を示し
た断面図である。

【図４】従来型のポリサイドゲートの各製造工程を示し
た断面図である。

【図５】非晶質シリコンよりなるキャップ層を有した従
来型のポリサイドゲートの構成を示した断面図である。

【図６】シリコン化タングステン層のシリコン／タング
ステン比を２．８に固定し、非晶質シリコンよりなるキ
ャップ層の厚さを様々に変化させた際の、シリコン化タ
ングステン層の応力と工程温度の関係を示した図であ
る。

【図７】各種厚さの非晶質シリコンよりなるキャップ層
に対し、ＭＯＳ素子の歩留りを測定して示した図であ
る。

【図８】シリコン／タングステン比が固定値２．８であ
る非晶質シリコンキャップ層の、堆積時間が０秒／１５
秒／３０秒の各場合における応力と工程温度の関係を示
した図である。

【図９】シリコン／タングステン比が固定値２．５であ
る非晶質シリコンキャップ層の、堆積時間が０秒／１５
秒／３０秒の各場合における応力と工程温度の関係を示
した図である。

【図１０】シリコン／タングステン比が固定値２．３で
ある非晶質シリコンキャップ層の、堆積時間が０秒／１
５秒／３０秒の各場合における応力と工程温度の関係を
示した図である。

【図１１】非晶質シリコンよりなるキャップ層の厚さと
シリコン化タングステン層のシリコン／タングステン比
の、ベスト状態における関係を示した図である。

【符号の説明】

１０ 基板 １１ ソース／ドレイン １２ ゲート絶縁層 １４ ポリシリコン層 １６ シリコン化タングステン層 １７ 薄い酸化層 １８ 窒化シリコン層 １９ 窒化シリコンよりなるスペーサ ２０ 基板 ２１ ソース／ドレイン ２２ ゲート絶縁層 ２４ ポリシリコン層 ２６ シリコン化タングステン層 ２７ 薄い酸化層 ２８ 窒化シリコン層 ２２ａ ゲート酸化層 ２４ａ ゲートポリシリコン層 ２６ａ パターン形成後のシリコン化タングステン層 ２８ａ パターン形成後の窒化シリコン層 ２９ 窒化シリコンよりなるスペーサ ３０ 異常成長による欠陥 ４０ 非晶質シリコンよりなるキャップ層 Ｇ１ ポリサイドゲート Ｇ２ ポリサイドゲート Ｇ３ ポリサイドゲート

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 599002401 ジーメンス・アー・ゲー ドイツ連邦共和国、Ｄ−80333、ミュン ヘン、ヴィッテルスバッハープラッツ ２ (72)発明者 何 巧玲 台湾新竹市境福街146巷８号 (72)発明者 蕭 家順 台湾新竹市香山区柑林溝213巷95弄50号 (56)参考文献 特開 平１−205468（ＪＰ，Ａ) 特開 平８−316474（ＪＰ，Ａ) 特開 平10−189596（ＪＰ，Ａ) 特開 平５−21455（ＪＰ，Ａ) 特開 平10−163206（ＪＰ，Ａ) 特開 平８−97202（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/28 301

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 （ａ）基板を提供する工程と、 （ｂ）該基板の表面に絶縁層を形成する工程と、 （ｃ）該絶縁層の表面にポリシリコン層を形成する工程
   と、 （ｄ）該ポリシリコン層の表面に、シリコン／タングス
   テン比（原子数の比）が２．３〜２．８の範囲であるシ
   リコン化タングステン層を形成する工程と、 （ｅ）該シリコン化タングステン層の表面に、厚さが１
   ５〜５０Åの範囲内であり、該厚さと該シリコン／タン
   グステン比とが、シリコン／タングステン比が大になる
   程に前記厚さを大とする関係で、非晶質シリコンよりな
   るキャップ層を形成する工程と、 （ｆ）非晶質シリコンよりなる該キャップ層の表面に、
   窒化シリコン材料よりなるマスク層を形成する工程と、
   並びに （ｇ）これらマスク層、非晶質シリコンよりなるキャッ
   プ層、シリコン化タングステン層、ポリシリコン層、及
   び絶縁層をパターン形成し、ポリサイドゲートを形成す
   る工程と、 の各工程を含むことを特徴とする非晶質シリコンよりな
   るキャップ層を有したポリサイドゲートの製造方法。
2. 【請求項２】 前記工程（ｆ）の後に、ＲＴＡ（Rapid
   Thermal Annealing）を実施する工程をさらに含むこと
   を特徴とする請求項１記載の非晶質シリコンよりなるキ
   ャップ層を有したポリサイドゲートの製造方法。
3. 【請求項３】 前記工程（ｇ）の後に、ＲＴＯ（Rapid
   Thermal Oxidation）の実施により、前記ポリサイドゲ
   ートのポリシリコン層及びシリコン化タングステン層の
   側壁、並びに前記基板の表面に薄い酸化層を形成する工
   程（ｈ）をさらに含むことを特徴とする請求項１記載の
   非晶質シリコンよりなるキャップ層を有したポリサイド
   ゲートの製造方法。
4. 【請求項４】 前記工程（ｇ）の後に、前記ポリサイド
   ゲート電極の側壁に窒化シリコンよりなるスペーサを形
   成する工程（ｉ）をさらに含むことを特徴とする請求項
   １記載の非晶質シリコンよりなるキャップ層を有したポ
   リサイドゲートの製造方法。
5. 【請求項５】 （ａ）基板を提供する工程と、 （ｂ）該基板の表面に酸化層を形成する工程と、 （ｃ）該酸化層の表面にポリシリコン層を形成する工程
   と、 （ｄ）該ポリシリコン層の表面に、シリコン／タングス
   テン比（原子数の比）が２．３〜２．８の範囲であるシ
   リコン化タングステン層を形成する工程と、 （ｅ）該シリコン化タングステン層の表面に、厚さが１
   ５〜５０Åの範囲内であり、該厚さと該シリコン／タン
   グステン比とが、シリコン／タングステン比が大になる
   程に前記厚さを大とする関係で、非晶質シリコンよりな
   るキャップ層を形成する工程と、 （ｆ）非晶質シリコンよりなる該キャップ層の表面に、
   窒化シリコン材料よりなる窒化シリコン層を形成する工
   程と、並びに （ｇ）これら窒化シリコン層、非晶質シリコンよりなる
   キャップ層、シリコン化タングステン層、ポリシリコン
   層、及び酸化層をパターン形成し、ポリサイドゲートを
   形成する工程と、 の各工程を含むことを特徴とする非晶質シリコンよりな
   るキャップ層を有したポリサイドゲートの製造方法。
6. 【請求項６】 （ａ）シリコン基板を提供する工程と、 （ｂ）該シリコン基板の表面に酸化層を形成する工程
   と、 （ｃ）該酸化層の表面にポリシリコン層を形成する工程
   と、 （ｄ）該ポリシリコン層の表面に、シリコン／タングス
   テン比（原子数の比）が２．３〜２．８の範囲であるシ
   リコン化タングステン層を形成する工程と、 （ｅ）該シリコン化タングステン層の表面に、厚さが１
   ５〜５０Åの範囲内であり、該厚さと該シリコン／タン
   グステン比とが、シリコン／タングステン比が大になる
   程に前記厚さを大とする関係で、非晶質シリコンよりな
   るキャップ層を形成する工程と、 （ｆ）非晶質シリコンよりなる該キャップ層の表面に窒
   化シリコン層を形成する工程と、 （ｇ）これら窒化シリコン層、非晶質シリコンよりなる
   キャップ層、シリコン化タングステン層、ポリシリコン
   層、及び酸化層をパターン形成し、ポリサイドゲート電
   極を形成する工程と、 （ｈ）該ポリサイドゲート電極の前記ポリシリコン層及
   びシリコン化タングステン層の側壁、並びに前記シリコ
   ン基板の表面に薄い酸化層を形成する工程と、並びに （ｉ）前記ポリサイドゲート電極の窒化シリコン層及び
   薄い酸化層の側壁に、窒化シリコンよりなるスペーサを
   形成する工程と、 の各工程を含むことを特徴とする非晶質シリコンよりな
   るキャップ層を有したポリサイドゲートの製造方法。