KR100456260B1 - 반도체소자의게이트전극형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 텅스텐 실리사이드(WSix)의 부피 팽창으로 인해 게이트 전극의 측벽이 변형되는 것을 방지하기 위하여 게이트 전극을 패터닝한 후 게이트 전극 측벽의 노출된 텅스텐 실리사이드층을 소정 깊이 식각하므로써 소자의 수율이 향상될 수 있도록 한 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.

Description

반도체 소자의 게이트 전극 형성 방법
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 폴리사이드(Polycide) 구조를 갖는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에 사용되는 텅스텐 실리사이드(WSix)는 전기 비저항 값이 폴리실리콘(Poly-Si)에 비해 낮고 열적 안정성이 우수한 장점을 가지고 있다. 그러나 텅스텐 실리사이드(WSix)는 산화막(Oxide)과의 접착력이 나쁘기 때문에 대부분의 경우 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조로 형성되는데, 그러면 상기와 같은 폴리사이드 구조를 갖는 종래 반도체 소자의 게이트 전극 형성 방법을 도 1A 내지 도 1C를 통해 설명하면 다음과 같다.
종래에는 도 1A에 도시된 바와 같이 실리콘 기판(1)상에 게이트 절연막(2), 폴리실리콘층(3), 텅스텐 실리사이드층(4), 반사 방지막(5) 및 감광막(6)을 순차적으로 형성한 후 게이트 전극용 마스크를 이용하여 상기 감광막(6)을 패터닝한다. 그리고 패터닝된 상기 감광막(6)을 마스크로 이용한 사진 및 식각 공정으로 상기 반사 방지막(5), 텅스텐 실리사이드층(4), 폴리실리콘층(3) 및 게이트 절연막(2)을 순차적으로 패터닝하여 도 1B에 도시된 바와 같이 게이트 전극(7)을 형성한 후 상기 감광막(6)을 제거한다. 이후 화학기상증착(CVD) 방법으로 전체 상부면에 산화막을 증착하고 상기 산화막을 전면 식각하여 도 1C에 도시된 바와 같이 상기 게이트 전극(7) 양측벽에 산화막 스페이서(8)를 형성한다.
그런데 상기와 같은 방법을 이용하는 경우 상기 산화막을 형성하는 과정에서 상기 텅스텐 실리사이드층(4)의 부피 팽창이 발생되어 상기 게이트 전극(7) 측벽(A 부분)의 형태가 불량해지는데, 이러한 현상의 발생 원인은 정확히 규명되지는 않았지만 첫째, 상기 산화막의 초기 증착 과정에서 열에 의해 텅스텐 실리사이드(WSix)의 그레인(Grain)이 성장되거나, 둘째, 산화 속도가 빠른 텅스텐 실리사이드(WSix)가 산소와의 반응에 의해 비정상적으로 산화되기 때문인 것으로 추정된다.
상기와 같은 텅스텐 실리사이드층(4)의 부피 팽창은 상기 게이트 전극(7) 측벽의 변형을 유발하고, 이와 같은 불량에 의해 인접되는 게이트 전극간의 접촉이 이루어지거나 접합영역의 형성이 불가능하게 되어 소자의 수율이 저하된다.
따라서 본 발명은 게이트 전극을 패터닝한 후 게이트 전극 측벽의 노출된 텅스텐 실리사이드층을 소정 깊이 식각하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 게이트 절연막, 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 순차적으로 형성한 후 상기 반사 방지막, 텅스텐 실리사이드층, 폴리실리콘층 및 게이트 절연막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 측벽의 노출된 상기 텅스텐 실리사이드층을 소정 깊이 식각하는 단계와, 상기 단계로부터 상기 게이트 전극 양측벽에 산화막 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 하며, 상기 텅스텐 실리사이드층은 산소(O2)와 염소(Cl2)의 화학 반응을 이용한 식각 공정으로 식각되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도로서,
도 2A는 실리콘 기판(11)상에 게이트 절연막(12), 폴리실리콘층(13), 텅스텐 실리사이드층(14), 반사 방지막(15) 및 감광막(16)을 순차적으로 형성한 상태의 단면도로서, 상기 게이트 절연막(12)은 상기 실리콘 기판(11)의 표면을 산화시켜 형성하며 상기 폴리실리콘층(13)은 인 도프 폴리실리콘(P Doped Poly-Si)을 증착하여 형성하고 상기 반사 방지막(15)은 산화막 또는 ARC(Anti Reflection Coating) 질화막을 증착하여 형성한다.
도 2B는 게이트 전극용 마스크를 이용하여 상기 감광막(16)을 패터닝한 후 패터닝된 상기 감광막(16)을 마스크로 이용한 사진 및 식각 공정으로 상기 반사 방지막(15), 텅스텐 실리사이드층(14), 폴리실리콘층(13) 및 게이트 절연막(12)을 순차적으로 패터닝하여 게이트 전극(17)을 형성하고 잔류된 상기 감광막(16)을 제거한 상태의 단면도이다.
도 2C는 상기 게이트 전극(17) 측벽의 노출된 텅스텐 실리사이드층(14)을 소정 깊이 식각한 상태의 단면도로서, 이때 상기 게이트 절연막(12), 폴리실리콘층(13) 및 반사 방지막(15)은 거의 식각되지 않으며 상기 텅스텐 실리사이드층(14)만 식각되도록 산소(O2)와 염소(Cl2)의 화학 반응을 이용한 식각 공정을 진행한다. 여기서, 산소와 염소의 혼합비로 텅스텐 실리사이드(WSix)와 산화막 또는 폴리실리콘의 식각 선택비를 조절하며, 식각 선택비가 4 : 1 정도가 되도록 산소와 염소의 혼합비를 조절하는 것이 바람직하다. 그리고, 이들의 반응 시간은 텅스텐 실리사이드층(14)의 목표 식각 두께를 고려하여 결정하는 것이 바람직하다.
한편, 텅스텐 실리사이드층(14)의 측벽 식각량은 후속 공정으로 게이트 전극(17)의 측벽에 스페이서를 형성하는 과정에서 텅스텐 실리사이드층(14)의 부피 팽창량을 고려하여 결정하는 것이 바람직하다.
좀 더 구체적으로 설명하면, 텅스텐실리사이드층의 열팽창 계수는 6.2X10-6/℃이다. 이렇게 텅스텐 실리사이드층의 열팽창 계수와 후속 공정의 온도를 안다면, 텅스텐 실리사이드층(14)의 부피 팽창량을 예측할 수 있다. 텅스텐 실리사이드층의 열팽창 계수와 후속 공정의 온돈에 따라 예측된 부피 팽창량만큼 텅스텐 실리사이드층(14)의 측벽을 식각한다. 그러면, 균일한 게이트 측벽 프로파일을 얻을 수 있다.
도 2D는 화학기상증착(CVD) 방법으로 전체 상부면에 산화막을 증착하고 상기 산화막을 전면 식각하여 상기 게이트 전극(17) 양측벽에 산화막 스페이서(18)를 형성한 상태의 단면도인데, 상기 산화막을 형성하는 과정에서 상기 텅스텐 실리사이드층(14)의 부피 팽창이 발생되더라도 상기 도 2C에 도시된 바와 같이 상기 게이트 전극(17) 측벽의 노출된 상기 텅스텐 실리사이드층(14)이 소정 깊이 식각되어 있기 때문에 상기 게이트 전극(17) 측벽의 형태가 불량해지지 않는다.
상술한 바와 같이 본 발명에 의하면 텅스텐 실리사이드(WSix)의 부피 팽창으로 인한 게이트 전극 측벽의 변형을 방지하기 위하여 게이트 전극을 패터닝한 후 게이트 전극 측벽의 노출된 텅스텐 실리사이드층을 소정 깊이 식각하므로써 인접하는 게이트 전극간의 접촉으로 인한 불량이 방지되고 접합영역을 형성하기 위한 불순물 이온 주입이 용이해진다. 그러므로 본 발명을 고집적 소자의 제조에 이용하는 경우 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.
도 1A 내지 도 1C는 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.
도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요부분에 대한 기호설명>
1 및 11: 실리콘 기판 2 및 12: 게이트 절연막
3 및 13: 폴리실리콘층 4 및 14: 텅스텐 실리사이드층
5 및 15: 반사 방지막 6 및 16: 감광막
7 및 17: 게이트 전극 8 및 18: 절연막 스페이서

Claims (2)

  1. 실리콘 기판 상에 게이트 절연막, 폴리실리콘층, 열팽창 계수가 6.2X10-6/℃인 텅스텐 실리사이드층 및 반사 방지막이 순차적으로 적층된 구조의 게이트 전극을 형성하는 단계와,
    상기 열팽창 계수와 후속 열공정의 온도에 따라 부피팽창량을 예측하고, 상기 게이트 전극 측벽의 노출된 상기 텅스텐 실리사이드층의 측벽을 예측된 상기 부피팽창량만큼 식각하는 단계와,
    상기 게이트 전극 양측벽에 산화막 스페이서를 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 텅스텐 실리사이드층은 산소(O2)와 염소(Cl2)의 화학 반응을 이용한 식각 공정으로 식각되며, 상기 산소와 상기 염소의 혼합비는 상기 텅스텐 실리사이드층과 주변 물질과의 식각 선택비에 따라 결정하고, 반응 시간은 식각 두께에 따라 결정하는 반도체 소자의 게이트 전극 형성 방법.
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