KR100315036B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 있어서, 게이트 전극을 형성하는 폴리 실리콘 막과 저항 성분을 낮추기 위한 TiSix 막 사이에 TiAlN 막을 삽입함으로써 게이트 전극의 응집 현상을 방지하고, 게이트 전극의 저항을 낮추어서 게이트 특성을 향상시키는 방법에 관한 것이다.
본 발명은 소정의 하부 패턴이 형성된 반도체 기판 상에 게이트 산화막 및 폴리 실리콘 막을 형성하는 단계; 상기 폴리 실리콘 막 상에 TiAlN 막을 형성하는 단계; 상기 TiAlN 막 상에 TiSix 막을 형성하는 단계; 열처리 공정을 통하여 상기 TiSix 막을 결정질 TiSi2막으로 상변화 시키는 단계; 및 하드 마스크를 이용한 식각 공정을 통하여 상기 결과물을 패터닝함으로써 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 게이트 전극 형성 방법{METHOD FOR FORMING GATE ELECTRODE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로서, 보다 구체적으로는, 게이트 전극용 폴리 실리콘 막과 저항 성분을 낮추기 위한 TiSix 막 사이에 TiAlN 막을 삽입함으로써, 게이트 전극의 특성(Gate Oxide Integrity: GOI)을 개선하고, 게이트 전극의 저항을 낮추어 고집적화에 유리하게 적용시킬 수 있는 게이트 전극 형성 방법에 관한 것이다.
트랜지스터의 게이트 전극으로 일반적으로 도핑된 폴리 실리콘 막과 텅스텐 실리사이드(WSix) 막의 적층 구조가 주로 이용되어 왔다. 그러나, 소자의 집적도가 증가됨에 따라 게이트 전극의 선폭이 감소하고, 상기한 전극 재질로는 GIGA급 이상의 고집적 소자에서 요구되는 낮은 저항 값을 얻기가 매우 힘들게 되었다. 이에 따라, 최근에는 상기 WSix 막 대신에 티타늄 실리사이드(TiSix) 막으로 대체하려는 연구가 많이 진행되고 있다.
TiSix 타겟의 스퍼터(Sputter)를 이용하여 폴리 실리콘 막 위에 TiSix 막을 형성하면 게이트 전극의 저항을 크게 낮출 수 있다. 그러나, 급속 열처리(Rapid Thermal Annealing: RTA) 공정을 진행하는 경우에 TiSi2박막에서 기공(Void)이 발생하게 되며, 노(Furnace)에서 열 공정을 진행하는 경우에는 상기 기공이 더욱 심각하게 발생하는 문제점이 있다. 그 이유는 다음과 같다.
초기에 증착된 비정질 TiSix 박막은 다공질(Porous)이거나 또는 일부 미세한기공을 갖고 있다. 이러한 비정질 TiSix를 750 ℃ 이상에서 급속 열처리(RTA)를 해서 결정질 TiSi2박막을 형성하면, 박막 내부에 기공이 발생한다. 이러한 기공은 하부에 LOCOS(LOCal Oxidation Silicon) 또는 STI(Shallow Trench Isolation)와 같은 소자 분리 공정(Isolation)에 따른 단차(Topology)가 존재하는 부분인 소자 분리 영역과 액티브 영역의 계면에서 빈번히 발생한다.
즉, 스퍼터에 의한 TiSix 막 증착시 소자 분리 영역과 액티브 영역 간의 단차가 불량하여 이들 계면에 형성된 TiSix 막이 치밀하지 못하여, 상대적으로 많은 기공을 포함하게 된다. 그 후, 급속 열처리 공정을 통하여 상기 TiSix 막을 저 저항의 C-54 상의 TiSi2박막으로 변환하는 경우에, 박막이 수축되고 이에 따라, 박막 내의 기공이 모여 커다란 기공으로 되기 때문이다.
또한, TiSix 막과 도핑된 폴리 실리콘 막의 계면은 후속의 고온 열 공정을 거치는 동안 실리콘 원자가 TiSix 막의 입자 경계(Grain Boundary)를 따라서 확산하게 되고, 이로 인하여 폴리 실리콘 막의 표면은 거칠게(Roughening) 되어 TiSix 박막의 두께는 불 균일하게 된다. 심한 경우는 TiSix 게이트 전극이 끊어지는 응집(Agglomeration) 현상이 나타난다.
결국, 게이트 전극에 기공이 존재하고, 후속 열 공정 이후에 TiSix 막과 도핑된 폴리 실리콘 막과의 계면 반응으로 인해 게이트 전극의 유효 폭이 감소할수록 게이트 전극의 저항이 증가되고, 소자의 동작 및 신뢰성이 저하된다.
상기와 같이 게이트 전극 형성 공정에서 문제되는 TiSi2막과 폴리 실리콘막의 계면 반응을 방지하기 위하여 TiSix 막과 도핑된 폴리 실리콘 막의 계면에 금속 배리어(Barrier)로서 제 3의 물질을 삽입하는 것이 고안되었다. 상기의 제 3 의 물질로는 비정질 실리콘이나 TiN 또는 TiSiN 과 같은 물질을 들 수 있다.
그러나, TiSix 막과 도핑된 폴리 실리콘 막의 계면 사이에 비정질 실리콘을 삽입하는 경우에, 상기 비정질 실리콘은 약 550 내지 600 ℃ 부근에서 결정으로 되는데, 여러 차례의 열 공정을 거치면서 결정화되고, 그에 따라 실리콘 원자가 TiSix 막의 입자 경계를 따라 확산하게 되어 폴리 실리콘 막이 거칠게 되고 TiSix 막이 불 균일하게 되는 현상을 근본적으로 방지하지 못한다.
특히, 최근에는 확산 방지 금속 막으로서 TiN을 사용하는 경우가 활발히 대두되고 있는데, TiN을 사용할 경우에 TiSix 막과 도핑된 폴리 실리콘 막이 반응하는 것을 막아주는 배리어로서 역할은 가능하다.
그러나, 확산 방지 금속 막으로서 TiN을 사용하는 경우에는 게이트 재산화 공정(Gate Poly Reoxidation)에서 TiN의 산화물 형성에 기인한 게이트 전극의 측벽이 돌출되어 나오게 된다. 또는, 상기 TiN이 산화되어 TiO2로 될 때, 부피 팽창에 의한 스트레스(Stress)로 인하여 게이트 전극에 변형을 가져오게 된다.
상기와 같은 TiN은 400 ℃ 이상의 온도에서 산화가 시작되기 때문에, 700 ℃ 이상의 온도에서 이루어지는 재산화 공정에서는 모두 산화되어 TiO2로 변하게 되고, 동시에 부피가 팽창되어 게이트 구조의 변형을 가져온다.
또 다른 확산 방지막으로서 TiSiN을 사용하는 것도 가능하나, 상기 TiSiN은 TiN과 내산화 특성이 유사하기 때문에 역시 게이트 전극의 변형을 피할 수 없게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, TiSi2막과 도핑된 폴리 실리콘 막 사이에 TiAlN을 삽입하여, 게이트의 낮은 저항을 확보하고 게이트 전극의 소자 특성 및 신뢰성을 향상시키는데 그 목적이 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 나타내는 단면도,
도 4는 종래의 확산 방지막으로 사용하는 TiN에 대하여, 600 ℃에서 열처리 공정을 30 분 동안 했을 때, 표면 상태의 변화를 나타내는 도면,
도 5는 본 발명의 실시예에 따른 확산 방지막으로 사용하는 TiAlN에 대하여, 600 ℃에서 열처리 공정을 30 분 동안 했을 때, 표면 상태의 변화를 나타내는 도면,
도 6은 본 발명의 실시예에 따른 확산 방지막으로 사용하는 TiAlN에 대하여, 700 ℃에서 열처리 공정을 30 분 동안 했을 때, 표면 상태의 변화를 나타내는 도면.
(도면의 주요 부분에 대한 부호의 명칭)
1: 반도체 기판 2: 게이트 산화막
3: 폴리 실리콘 막 4: TiAlN 막
5: 티타늄 실리사이드 막(TiSix) 6: 하드 마스크 막
상기한 목적을 달성하기 위하여, 본 발명은 소정의 하부 패턴이 형성된 반도체 기판 상에 게이트 산화막 및 폴리 실리콘 막을 형성하는 단계와, 상기 폴리 실리콘 막 상에 TiAlN 막을 형성하는 단계와, 상기 TiAlN 막 상에 TiSix 막을 형성하는 단계와, 열처리 공정을 통하여 상기 비결정 TiSix 막을 결정질 TiSi2막으로 상변화시키는 단계와, 상기 TiSi2막 상에 하드 마스크를 이용한 식각 공정을 통하여 상기 결과물을 패터닝(Patterning)하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 TiAlN 막을 형성하는 단계는 스퍼터링 방법 또는 화학적 기상 증착법(Chemical Vapor Deposition: CVD)을 사용하는 것을 특징으로 한다.
상기 TiSix 막을 증착하는 단계는 스퍼터링 방법 또는 화학적 기상 증착법을 사용하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 게이트 전극 형성 방법을 나타내는 공정의 단면도이다.
먼저, 도 1을 참조하면, 소정의 하부 패턴(도면에는 도시되지 않음)들이 형성된 반도체 기판(1) 상에 게이트 산화막(2)을 성장시키고, 상기 게이트 산화막(2) 상에 게이트 전극용 폴리 실리콘 막(3)을 증착한다. 그런 다음, 도핑된 폴리 실리콘 막(3) 상에 TiAlN 박막(4)을 형성한다.
이 때, 상기 TiAlN 막(4)은 스퍼터 방법, 또는 화학적 기상 증착법(CVD)을 사용하여 상기 폴리 실리콘 막(3) 상에 증착할 수 있다.
상기 TiAlN 막(4)을 폴리 실리콘 막(3) 상에 증착하는 과정에서 스퍼터 방법을 사용하는 경우에는 0.1 내지 5 mTorr의 증착 압력과, 0 내지 700 ℃의 증착 온도에서 상기 TiAlN 막(4)의 두께가 20 내지 300 Å이 되도록 증착한다. 이 때, Ti 대 Al의 몰 비를 1 : 0.05 내지 1 : 20 까지 형성하는 것이 가능한데, 상대적으로 티타늄 보다 알루미늄의 비를 크게 함으로써 내 산화성을 더욱 높일 수 있다.
그리고, 화학적 기상 증착법으로 상기 TiAlN 막(4)을 폴리 실리콘 막(3) 상에 증착하는 경우에는 Ti를 형성하기 위하여 TiCl4를 사용하고, Al을 형성하기 위하여 AlCl3를 사용하여, 상기 TiAlN 막(4)의 두께가 20 내지 300 Å이 되도록 증착한다. 이 때에도, Ti 대 Al의 몰 비는 1 : 0.05 에서 1 : 20 사이의 값으로 설정 가능하다.
다음으로, 도 2에 도시된 바와 같이 TiSix 막(5)을 스퍼터 방법 또는 화학적 기상 증착법을 이용하여 상기 TiAlN 막(4) 상에 증착한다.
상기에서 스퍼터 방법을 사용하여 TiSix 막(5)을 증착하는 경우에는 300 내지 2,000 W의 전력을 사용하여, 0.1 내지 50 mTorr의 증착 압력과 -50 내지 600 ℃의 증착 온도에서 실시한다. 그리고, Si 의 조성을 x = 1.5 내지 2.5로 하여, 100 내지 1,200 Å의 두께가 되도록 상기 TiSix 막(5)을 증착한다.
상기 TiSix 막(5)을 화학적 기상 증착법으로 증착하는 경우에는 증착 온도가 300 내지 800 ℃가 되도록 한 후에, TiCl4와 SiH4의 혼합 가스를 이용한다. 이 때에는, Si의 조성이 x = 1.5 내지 2.5의 범위 내에서 상기 TiSix 막(5)의 두께가 100 내지 1,200 Å이 되도록 증착한다.
이 때, 증착된 TiSix 박막은 비정질 또는 C-49 상으로 존재하며 비저항이 높은 상태이기 때문에, 700 내지 900 ℃ 온도에서 10 초 내지 60 초 동안 급속 열처리 공정을 진행하여 상기 TiSix를 저 저항의 C-54 상의 결정질 TiSi2박막으로 상변화시킨다.
상기와 같은 구조를 갖는 게이트 전극은 후속 열 공정에서 TiSix 내에 기공이 발생하지 않으며, 폴리 실리콘 과의 계면이 안정한 저 저항의 게이트 전극을 얻을 수 있다.
그 후에, 도 3에 도시된 바와 같이 상기 TiSi2박막 상에 하드 마스크용 산화막 또는 질화막(6)을 증착하고, 감광막 패턴을 형성한 후에 식각 공정을 실시하여 게이트 전극을 형성한다.
상기 하드 마스크용 산화막 또는 질화막(6)으로는 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 질화 산화막(SiONx)을 사용할 수 있다.
상기와 같이 도핑된 폴리 실리콘 막(3)과 TiSix 막(5) 사이에 삽입된 TiAlN 막(4)은 산화되는 과정에서, 매우 치밀한 Al2O3를 표면에만 형성하게 되고 산소의 침투를 완벽하게 막아서 추가 산화를 방지하기 때문에, 게이트 구조의 변형 없이 게이트 재산화 공정을 진행할 수 있다.
또한, 상기 TiAlN 박막은 고용성이 거의 없기 때문에, 후속 열 공정에서 폴리 실리콘이 TiAlN 막을 뚫고 확산하여 TiSix 막과 반응하는 기회를 차단하게 된다.
게다가, TiSi2막과 폴리 실리콘 계면 부근의 TiSix 막 내에서 발생하는 기공 및 계면 반응 형성을 억제하여 후속 열처리 공정에 대해 거칠기(Roughness)가 감소된 안정한 계면을 형성함으로써 게이트 전극 특성을 개선할 수 있다. 특히, 상기 TiSiN 막은 내산화성이 우수하여 게이트 패터닝 후에 실시하는 게이트 내산화 공정에 대하여도 안정적인 게이트 구조를 유지할 수 있다.
상기와 같이 폴리 실리콘 막과 TiSix 막 사이에 삽입되는 확산 방지막으로 사용되는 물질로 TiN 막과 TiAlN 막과의 내 산화성을 비교하기 위해 각각의 경우에 열처리 공정에 대한 결과를 도 4 내지 도 6에 도시하였다.
도 4를 참조하면, 종래에 사용되는 확산 방지막으로 TiN 막의 경우에 있어서, 600 ℃의 열처리 공정을 30 분 동안 실시하는 경우에, TiO2의 산화물이 거칠게 형성되는 것을 볼 수 있다.
상기와 같은 TiN 막이 폴리 실리콘 막과 TiSix 막 사이에 삽입되는 경우에는 상기와 같은 변형되어 일그러진 TiO2산화막이 게이트 전극의 측벽을 통해 돌출되어 나오거나, 부피 팽창을 통한 스트레스로 인하여 게이트 전극에 변형을 가져오게 된다.
도 5 및 도 6을 참조하면, 본 발명에 따른 TiAlN 막의 경우에 있어서, 각각 600 ℃ 와 700 ℃의 열처리 공정을 30 분 동안 실시했을 경우에, 상기 TiAlN 막의 산화된 결과를 보여준다.
상기 도 5 및 도 6의 경우는 티타늄과 알루미늄의 비를 3 : 1로 형성한 경우를 나타낸 것으로서, TiAlN 막을 TiSi2 막의 상부에 증착한 경우를 도시하였다. 상기와 같이 TiAlN 막이 열처리 공정에서 직접 산소에 노출되어 산화되는 경우에 도 4의 TiN 막에 의해 형성되는 티타늄 산화막(TiO2)의 경우보다 TiAlN 막에 의해 형성되는 알루미늄 산화막(AlOx) 또는 티타늄 산화막(TiO2)이 변형이 없이 규칙적으로 형성되고, 그리고 동일 온도(600 ℃)에서 상당히 감소됨을 볼 수 있다.
상기와 같은 알루미늄 산화막(AlOx) 과 티타늄 산화막(TiO2)은 700 ℃의 열처리 공정에서도 고르게 형성되는 것을 도 6에서 볼 수 있다.
이러한 TiAlN 막의 내 산화성은 알루미늄의 몰 비를 티타늄의 몰 비보다 크게 하는 경우에 더욱 증가시킬 수 있다.
따라서, 상기의 TiAlN 막을 폴리 실리콘 막과 TiSIx 막 사이에 삽입하여 게이트 전극을 형성하는 경우에는, 열처리 공정을 거치게 되더라도, 알루미늄 산화물 또는 티타늄 산화물에 의한 게이트 전극의 측벽이 돌출되는 현상을 감소시킬 수 있고, 상기 산화물의 부피 팽창에 의한 스트레스로 인하여 발생할 수 있는 게이트 전극의 변형을 줄일 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명의 게이트 전극 형성 방법에 따르면, TiSi2/TiAlN/폴리 실리콘 게이트 전극을 형성함으로써, C-54 상을 형성하기 위한 급속 열처리 공정 시에 게이트 전극 내의 기공 발생 빈도를 감소시키고, 후속 열처리 공정에서 폴리 실리콘과 안정한 계면을 확보할 수 있다.
따라서, 게이트 전극의 선폭이 감소하더라도 낮은 저항을 얻을 수 있으면, 게이트 전극 특성을 향상시킴으로써, 게이트 전극의 소자 특성 및 신뢰성이 크게 향상되는 이점이 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 반도체 소자의 게이트 전극을 형성하는 방법에 있어서,
    반도체 기판 상에 게이트 산화막 및 폴리 실리콘 막을 형성하는 단계;
    상기 도핑된 폴리 실리콘 막 상에 TiAlN 막을 형성하는 단계;
    상기 TiAlN 막 상에 TiSix 막을 형성하는 단계;
    열처리 공정을 통하여 상기 비결정 TiSix 막을 결정질 TiSi2막으로 상변화시키는 단계; 및
    하드 마스크를 이용한 식각 공정을 통하여 상기 결과물을 패터닝 함으로써 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서, 상기 TiAlN 막을 형성하는 단계는
    스퍼터 방법 또는 화학적 기상 증착법을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 2 항에 있어서, 상기 스퍼터 방법은
    증착 압력을 0.1 내지 5 mTorr로 하고,
    증착 온도를 0 내지 700 ℃로 하여 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 3 항에 있어서, 상기 TiAlN 막은
    티타늄 대 알루미늄의 몰 비를 1 : 0.05 내지 1 : 20으로 하여 형성하고,
    20 내지 300 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 2 항에 있어서, 상기 화학적 기상 증착법은
    TiCl4와 AlCl3의 혼합 가스를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제 5 항에 있어서, 상기 TiAlN 막은
    티타늄 대 알루미늄의 몰 비를 1 : 0.05 내지 1 : 20 으로 형성하고,
    20 내지 300 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  7. 제 1 항에 있어서, 상기 TiSix 막을 형성하는 단계는
    스퍼터 방법 또는 화학적 기상 증착법을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  8. 제 7 항에 있어서, 상기 스퍼터 방법은
    증착 전력을 300 내지 2000 W로 하고,
    증착 압력을 0.1 내지 50 mTorr로 하며,
    증착 온도는 -50 내지 600 ℃로 하여 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  9. 제 8 항에 있어서, 상기 TiSix는
    실리콘의 조성을 1.5 내지 2.5의 범위로 하여
    100 내지 1,200 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  10. 제 7 항에 있어서, 상기 화학적 기상 증착법은
    증착 온도를 300 내지 800 ℃로 하고,
    TiCl4 와 SiH4의 혼합 가스를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  11. 제 10 항에 있어서, 상기 TiSix 막은
    실리콘의 조성을 1.5 내지 2.5 의 범위로 하여,
    100 내지 1,200 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  12. 제 1 항에 있어서, 상기 열처리 공정은
    700 내지 900 ℃의 온도에서
    급속 열처리(RTA) 장치에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  13. 제 1 항에 있어서, 상기 하드 마스크는
    실리콘 산화막 또는, 실리콘 질화막, 또는 실리콘 질화 산화막 중의 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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