KR100548546B1 - 코발트 실리사이드를 이용한 반도체 소자의 게이트 전극형성 방법 - Google Patents

코발트 실리사이드를 이용한 반도체 소자의 게이트 전극형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 있어서, 코발트 실리사이드를 사용함으로써 게이트 저항을 낮추고, 게이트 특성을 향상시키는 방법에 관한것이다.
본 발명의 게이트 전극 형성 방법은 반도체 기판 상에 게이트 절연막과 폴리실리콘 막, 코발트 실리사이드 막, 그리고 하드 마스크 막을 순차적으로 형성하는단계와, 포토 리소그라피 공정으로 상기 하드 마스크막, 코발트 실리사이드 막, 폴리 실리콘 막 및 게이트 절연막을 차례로 식각하여 게이트 전극을 형성하는 단계를포함한다.

Description

코발트 실리사이드를 이용한 반도체 소자의 게이트 전극 형성 방법{METHOD FOR FORMING GATE ELECTRODE OF SEMICONDUCTOR DEVICE WITH COBALT SILICIDE}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 게이트 전극 형성 방법을 나타내기 위한 각 공정별 단면도,
도 2a는 본 발명의 실시예에 따른 게이트 전극 형성 방법에 있어서, 30 ℃ 이하의 온도에서 Cl2 가스를 사용하여 식각한 경우의 사진,
도 2b는 본 발명의 실시예에 따른 게이트 전극 형성 방법에 있어서, 70 ℃ 이상의 온도에서 Cl2 가스를 사용하여 식각한 경우의 사진.
(도면의 주요 부분에 대한 부호의 명칭)
1: 반도체 기판 2: 게이트 절연막
3: 폴리 실리콘 막 4: 코발트 실리사이드 막
5: 하드 마스크 막
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로서, 보다 구 체적으로는, 폴리 실리콘 막과 코발트 실리사이드(CoSix) 막의 적층 구조로 게이트전극을 형성함으로써, 게이트 전극의 저항을 낮추고 게이트 전극의 특성(Gate Oxide Integrity: GOI)을 개선하는 방법에 관한 것이다.
트랜지스터의 게이트 전극으로 일반적으로 도핑된 폴리 실리콘 막과 텅스텐실리사이드(WSix) 막의 적층 구조가 주로 이용되어 왔다. 그러나, 소자의 집적도가증가됨에 따라 게이트 전극의 선폭이 감소하고, 상기한 전극 재질로는 GIGA급 이상의 고집적 소자에서 요구되는 낮은 저항 값을 얻기가 매우 힘들게 되었다. 이에 따라, 최근에는 상기 텅스텐 실리사이드 막 대신에 티타늄 실리사이드(TiSix) 막으로대체하려는 연구가 많이 진행되고 있다.
티타늄 실리사이드 타겟의 스퍼터(Sputter)를 이용하여 폴리 실리콘 막 위에티타늄 실리사이드 막을 형성하면 게이트 전극의 저항을 크게 낮출 수 있다. 그러나, 급속 열처리(Rapid Thermal Annealing: RTA) 공정을 진행하는 경우에 TiSi2 박막에서 기공(Void)이 발생하게 되며, 노(Furnace)에서 열처리 공정을 진행하는 경우에는 상기 기공이 더욱 심각하게 발생하는 문제점이 있다. 그 이유는 다음과 같다.
초기에 증착된 비정질 티타늄 실리사이드(TiSix) 박막은 다공질(Porous)이거나 또는 일부 미세한 기공을 갖고 있다. 이러한 비정질 티타늄 실리사이드(TiSix)를 750 ℃ 이상에서 급속 열처리(RTA)를 해서 결정질의 티타늄 실리사이드(TiSi2) 박막을 형성하면, 박막 내부에 기공이 발생한다. 이러한 기공은 하부에 LOCOS(LOCal Oxidation Silicon) 또는 STI(Shallow Trench Isolation)와 같은 소자분리 공정(Isolation)에 따른 단차(Topology)가 존재하는 부분인 소자 분리 영역과액티브 영역의 계면에서 빈번히 발생한다.
즉, 스퍼터에 의한 비정질 티타늄 실리사이드(TiSix) 막 증착시 소자 분리 영역과 액티브 영역 간의 단차가 불량하여 이들 계면에 형성된 티타늄 실리사이드(TiSix) 막이 치밀하지 못하여, 상대적으로 많은 기공을 포함하게 된다. 그 후, 급속 열처리 공정을 통하여 상기 티타늄 실리사이드(TiSix) 막을 저 저항의 C-54 상의 티타늄 실리사이드(TiSi2) 박막으로 변환하는 경우에, 박막이 수축되고 이에 따라, 박막 내의 기공이 모여 커다란 기공으로 되기 때문이다.
또한, 티타늄 실리사이드(TiSix) 막과 도핑된 폴리 실리콘 막의 계면은 후속의 고온 열 공정을 거치는 동안 실리콘 원자가 티타늄 실리사이드(TiSix) 막의 입자 경계(Grain Boundary)를 따라서 확산하게 되고, 이로 인하여 폴리 실리콘 막의표면은 거칠게(Roughening) 되어 티타늄 실리사이드(TiSix) 박막의 두께는 불 균일하게 된다. 심한 경우는 티타늄 실리사이드(TiSix) 게이트 전극이 끊어지는 응집(Agglomeration) 현상이 나타난다.
결국, 게이트 전극에 기공이 존재하고, 후속 열 공정 이후에 티타늄 실리사이드(TiSix) 막과 도핑된 폴리 실리콘 막과의 계면 반응으로 인해 게이트 전극의 유효 폭이 감소할수록 게이트 전극의 저항이 증가되고, 소자의 동작 및 신뢰성이 저하된다.
상기와 같이 게이트 전극 형성 공정에서 문제되는 티타늄 실리사이드(TiSi2)막과 폴리 실리콘 막의 계면 반응을 방지하기 위하여 티타늄 실리사이드(TiSix) 막과 도핑된 폴리 실리콘 막의 계면에 금속 배리어(Barrier)로서 제 3의 물질을 삽입하는 것이 고안되었다. 상기의 제 3 의 물질로는 비정질 실리콘이나 티타늄 나이트라이드(TiN), 티타늄 실리콘 나이트라이드(TiSiN), 또는 텅스텐 나이트라이드(WN)와 같은 물질을 들 수 있다.
그러나, 티타늄 실리사이드(TiSix) 막과 도핑된 폴리 실리콘 막의 계면 사이에 비정질 실리콘을 삽입하는 경우에, 상기 비정질 실리콘은 약 550 내지 600 ℃ 부근에서 결정으로 되는데, 여러 차례의 열 공정을 거치면서 결정화되고, 그에 따라 실리콘 원자가 티타늄 실리사이드(TiSix) 막의 입자 경계를 따라 확산하게 되어폴리 실리콘 막이 거칠게 되고 티타늄 실리사이드(TiSix) 막이 불 균일하게 되는 현상을 근본적으로 방지하지 못한다.
특히, 최근에는 확산 방지 금속 막으로서 티타늄 나이트라이드(TiN)를 사용하는 경우가 활발히 대두되고 있는데, 티타늄 나이트라이드(TiN)를 사용할 경우에티타늄 실리사이드(TiSix) 막과 도핑된 폴리 실리콘 막이 반응하는 것을 막아주는배리어로서 역할은 가능하다.
그러나, 게이트 재산화 공정(Gate Poly Reoxidation)에서 티타늄 나이트라이드(TiN)의 산화물 형성에 기인한 게이트 전극의 측벽이 돌출되어 나오게 된다. 또 는, 상기 티타늄 나이트라이드(TiN)가 산화되어 티타늄 산화막(TiO2)으로 될 때, 부피 팽창에 의한 스트레스(Stress)로 인하여 게이트 전극에 변형을 가져오게 된다.
상기와 같은 티타늄 나이트라이드(TiN)는 400 ℃ 이상의 온도에서 산화가 시작되기 때문에, 700 ℃ 이상의 온도에서 이루어지는 재산화 공정에서는 모두 산화되어 티타늄 산화막(TiO2)으로 변하게 되고, 동시에 부피가 팽창되어 게이트 구조의변형을 가져온다.
또 다른 확산 방지막으로서 티타늄 실리콘 나이트라이드(TiSiN)를 사용하는것도 가능하나, 상기 티타늄 실리콘 나이트라이드(TiSiN)는 티타늄 나이트라이드(TiN)와 내산화 특성이 유사하기 때문에 역시 게이트 전극의 변형을 피할 수 없게 된다.
그리고, 텅스텐 나이트라이드(WN)을 사용하는 경우는 식각 가스롤 사용하는식각 공정에서 게이트 산화막과 텅스텐 나이트라이드(WN)의 식각 선택비를 조절하기 어려워서, 정확하게 패터닝하기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 폴리 실리콘막과 코발트 실리사이드의 적층 구조로 게이트 전극을 형성함으로써 게이트 저항을 감소시키고, 게이트 특성을 개선시키는 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 반도체 기판 상에 게이트 절연막과 폴리 실리콘 막, 코발트 실리사이드 막, 그리고 하드 마스크 막을 순차적으로 형성하는 단계와, 상기 하드 마스크막, 코발트 실리사이드 막, 폴리 실리콘 막 및 게이트 절연막을 70 내지 300℃의 온도에서 Cl2 계열의 가스 및 HBr 가스가 혼합된 가스를 식각 가스로 사용하여 차례로 식각하여 게이트 전극을 형성하는 단계를 포함한다.
상기에서 식각 가스로 Cl2 계열의 가스 및 HBr 가스가 혼합된 가스에 아르곤 가스가 더 혼합된 가스를 사용한다.
삭제
삭제
삭제
상기에서 식각 가스로 상기 Cl2 계열의 가스, 상기 HBr 가스 및 상기 아르곤 가스가 포함된 혼합 가스에 산소(O2)가 더 혼합된 가스를 사용한다.
상기에서 식각 가스로 상기 Cl2 계열의 가스, 상기 HBr 가스 및 상기 아르곤 가스가 포함된 혼합 가스에 He-O2 가스가 더 혼합된 가스를 사용한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명의 게이트 전극 형성 방법은 코발트 실리사이드를 게이트 전극 재료로 사용하고, 상기 코발트 실리사이드를 식각하기 위하여 Cl2 가스를 기반으로 하여식각 공정을 수행한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 게이트 전극 형성 방법의 각 공정별 단면도를 도시한 것이다. 이를 참조하여, 본 발명의 실시 방법을 설명하면다음과 같다.
먼저, 도 1a를 참조하면, 반도체 기판(1) 상부에 게이트 산화막(2)을 열 성장 또는 증착 방식에 의하여 형성한 다음, 상기 게이트 산화막(2) 상부에 불순물이도핑된 폴리 실리콘막(3)을 소정 두께로 증착한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 폴리 실리콘막(3) 상부에 물리적 증착 방식으로 코발트 실리사이드막(4)을 증착한다.
그 후에, 도 1c에 도시된 바와 같이, 코발트 실리사이드막(4) 상부에 고집적소자에서 자기 정합 콘택(Self Aligned Contact: SAC) 형성을 목적으로 사용되는 하드 마스크(Hard Mask)막(5)을 증착시키는데, 상기 하드 마스크막(5)은 산화막 또는 질화막을 사용한다. 그리고 나서, 상기 하드 마스크막(5)을 이용하여 공지의 포토 리소그라피(Photo Lithography) 방식을 통해 코발트 실리사이드막(4), 도핑된 폴리 실리콘막(3) 및 게이트 절연막(2)을 식각하여 게이트 전극을 형성한다.
상기와 같이 코발트 실리사이드를 게이트 전극 재료로 사용하는 경우에는 게이트 전극의 저항을 낮추고, 이후의 열처리 공정에서 나타나는 게이트 전극의 변형을 감소시키고, 식각 선택비를 양호하게 유지하는 것이 가능해진다.
이 때, 상기 식각 공정에서 사용하는 식각 가스는 불소(F) 계열, 염소(Cl2)계열 등을 사용할 수 있는데, 실험 결과 Cl2 계열의 식각 가스를 사용하는 것이 코 발트 실리사이드 막을 식각하는데 가장 효과적인 것으로 나타났다.
따라서, Cl2 계열의 가스 만을 사용하거나, 상기 Cl2 계열의 가스에 아르곤 가스(Ar) 또는 HBr 가스, 산소(O2), He-O2 가스 중의 어느 하나 또는 둘 이상의 가스를 혼합하여 사용하는 것이 가능하다.
특히, Cl2 계열의 가스를 사용하는 경우에 식각 온도는 70 ℃ 이상, 300。C이하의 온도에서 양호한 결과가 나타났다.
도 2a는 70 ℃ 이하에서 Cl2 가스를 사용하여 식각 공정을 수행한 경우의 단면 사진이고, 도 2b는 70 ℃ 이상에서 Cl2 가스를 사용하여 식각 공정을 수행한 경우의 단면 사진이다.
도 2a 및 도 2b를 참조하면, 70 ℃ 이상의 온도에서 Cl2 가스를 사용하여 코발트 실리사이드를 포함하는 게이트 전극을 식각한 경우에 게이트 전극이 보다 정확하게 패터닝되는 것을 볼 수 있다.
상기에서 자세히 설명한 바와 같이 본 발명의 게이트 전극 형성 방법에 따르면, 코발트 실리사이드를 사용하여 게이트 전극을 형성함으로써 게이트 저항을 감소시키고 게이트 특성을 개선할 수 있는 장점이 있다.
또한, 상기 코발트 실리사이드를 포함하는 게이트 전극을 Cl2 계열의 가스를사용하여 식각 공정을 수행함으로써 보다 효과적으로 게이트 전극을 패터닝할 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 반도체 기판 상에 게이트 절연막과 폴리 실리콘 막, 코발트 실리사이드 막, 그리고 하드 마스크 막을 순차적으로 형성하는 단계와,
    상기 하드 마스크막, 코발트 실리사이드 막, 폴리 실리콘 막 및 게이트 절연막을 70 내지 300℃의 온도에서 Cl2 계열의 가스 및 HBr 가스가 혼합된 가스를 식각 가스로 사용하여 차례로 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 식각 가스로 Cl2 계열의 가스 및 HBr 가스가 혼합된 가스에 아르곤 가스가 더 혼합된 가스를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 4 항에 있어서, 상기 식각 가스로 상기 Cl2 계열의 가스, 상기 HBr 가스 및 상기 아르곤 가스가 포함된 혼합 가스에 산소(O2)가 더 혼합된 가스를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제 1 항에 있어서, 상기 식각 가스로 상기 Cl2 계열의 가스, 상기 HBr 가스 및 상기 아르곤 가스가 포함된 혼합 가스에 He-O2 가스가 더 혼합된 가스를 사용하는 것을 특징으로 반도체 소자의 게이트 전극 형성 방법.
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