KR100290778B1 - 반도체소자의게이트 형성방법 - Google Patents
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Abstract
본 발명은 폴리사이드 구조를 가지는 게이트의 형성시 금속-실리사이드막 상부에 형성되는 하드 마스크에 기인하는 디펙트 발생을 억제하여, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명에 따른 반도체 소자는 폴리실리콘막과 금속-실리사이드막 및 하드 마스크가 순차적으로 적층하는 적층단계; 하드 마스크의 증착 전에, 폴리실리콘막과 금속 실리사이드막 사이의 계면 및 금속 실리사이드막 표면에서 반응이 일어나도록 열처리하는 열처리단계를 진행한다. 바람직하게, 열처리는 NxOyHz(여기서, x, y, z ＝ 0 내지 4) 개스를 이용하여 노 튜브 또는 급속열처리를 이용하여 진행한다. 이후 마스트패턴을 하고, 게이트를 형성하는 단계들을 포함한다.
따라서, 본 발명은 딜펙트발생을 억제하여 소자의 신뢰성이 향상된 게이트를 형성할 수 있는 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리사이드 구조의 게이트 형성시 디펙트 발생을 억제할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
실리사이드는 낮은 비저항 및 고온에서의 안정도 때문에 접촉재료로서 많이 사용된다. 또한, 실리사이드는 게이트 전극의 전도성을 향상시키기 위하여 폴리실리콘막 상부에 적층하여 폴리사이드 구조의 게이트 전극을 형성한다. 그러나, 이러한 폴리사이드 구조의 게이트는 패턴의 미세화에 따라, 포토레지스트막의 패터닝시의 공정 마진 및 후속 공정인 자기정렬(self-align) 콘택의 형성시 공정마진을 확보하기 어렵다. 따라서, 종래에는 이러한 공정마진을 확보하기 위하여 실리사이드막 상부에 ARC(Anti-Reflected Coating)막 또는 하드 마스크를 형성한 후 패터닝을 진행하였다.
도 1a 및 도 1b는 종래의 하드마스크를 이용한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트 산화막(11)을 형성하고, 게이트 산화막(11) 상부에 폴리실리콘막(12), 텅스텐-실리사이드막(13), 및 하드 마스크로서 작용하는 산화막(14)을 순차적으로 형성한다. 그런 다음, 산화막(14) 상에 포토리소그라피로 포토레지스트막 패턴(15)을 형성한다. 도 1b를 참조하면, 포토레지스트막 패턴(15)을 식각 마스크로 하여, 산화막(14), 텅스텐 실리사이드막(13), 폴리실리콘막(12), 및 게이트 산화막(11)을 패터닝하여 폴리사이드 구조의 게이트를 형성한다. 그리고 나서, 공지된 방법으로 포토레지스트막 패턴을 제거한다.
그러나, 하드 마스크로서 작용하는 산화막(14)은 일반적으로 고온 증착 공정으로 형성하기 때문에, 산화막(14)의 형성시 텅스텐 실리사이드막(13)과 산화막(14)의 계면 및 텅스텐 실리사이드막(13)과 폴리실리콘막(12)의 계면으로 산소개스가 침투하여 텅스텐 및 실리콘과 반응하여 WxOySiz와 같은 반응물(A1, A2)이 생성된다. 이러한, 반응물(A1, A2)은 게이트 형성을 위한 패터닝시 마스크로서 작용함에 따라, 도 1b에 도시된 바와 같이, 디펙트(D1, D2)를 유발하여, 소자의 신뢰성을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 폴리사이드 구조를 가지는 게이트의 형성시 금속-실리사이드막 상부에 형성되는 하드 마스크에 기인하는 디펙트 발생을 억제하여, 소자의 신뢰성을 향상시킬 수 있는 반도체 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 폴리사이드 구조를 가지는 종래의 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
도 2a 내지도 2c는 본 발명의 실시예에 따른 폴리사이드 구조를 가지는 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
20 : 반도체 기판 21, 21a : 게이트 산화막
22, 22a : 폴리실리콘막 23, 23a : 금속-실리사이드막
24-1, 24-1a, 24-2, 24-2a : 반응물
25, 25a : 하드 마스크 26 : 포토레지스트막 패턴
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 게이트 형성방법은, 반도체 소자의 제조방법에 있어서,
플리실리콘 형태의 제 1막과, 실리사이드물질이 포함된 제 2막과, 하드마스크를 위한 제 3막을 순차적으로 포함하도록 적층하는 제 1단계; 상기 단계를 거친 상기 반도체소자를 위한 기판을 열처리하는 제 2단계; 상기 단계에 의해 열처리된 상기 기판에 마스크패턴을 형성하는 제 3단계; 및, 상기 단계에 의해 형성된 마스크에 따라 식각하여 상기 반도체소자의 게이트를 형성하는 제 4단계를 포함하는 것을 특징으로 하여,
제 2단계의 열처리는 NxOyHz(여기서, x, y, z ＝ 0 내지 4) 개스를 이용하여 노 튜브 또는 급속열처리를 이용하여 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 하드 마스크가 적용된 폴리사이드 구조의 게이트 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 게이트 산화막(21), 폴리실리콘막(22), 금속-실리사이드막(23)을 순차적으로 형성한다. 여기서, 상기 금속-실리사이드막(23)은 전이금속인 W(텅스텐), Ti(티타늄) 및 Ta(탄탈) 중의 하나와, 실리콘과의 반응을 이용하여 형성한다. 이러한 과정은 플리사이트 구조의 게이트를 형성하기 위하여 다층구조로 적층하는 것이다.
도 2b를 참조하면, 도 2a의 구조를 열처리하여 폴리실리콘막(22) 및 금속-실리사이드막(23) 사이의 계면과, 금속-실리사이드막(23) 상부에 제 1 및 제 2 반응물(24-1, 24-2)을 형성한다. 이때, 열처리는 NxOyHz(여기서, x, y, z ＝ 0 내지 4) 개스로 노 튜브(Furnace Tube) 또는 급속열처리(Rapid Thermal Process; RTP)를 이용하여 진행한다. 노 튜브를 이용하는 경우에는 350 내지 550℃의 온도에서 30분 내지 2시간 동안 진행하고, 급속열처리를 이용하는 경우에는 650 내지 900℃의 온도에서 20 내지 40초 동안 진행한다. 이러한 얼처리 과정은 뷔분분의 공정에 나타나겠지만, 이때 사용되는 NxOyHz의 물질이 하드마스크를 위한 고온증착 과정에서 종래의 기술에 나타난 디펙트를 방지할 수 있는 제 1 및 제 2 반응물을 형성한다.
그런 다음, 제 2 반응물(24-2) 상에 고온 증착방식으로 하드 마스크(25)를 형성한다. 하드 마스크(25)는 SiO2막 또는 Si3N4막과 같은 산화막이나, Ti막 또는 TiN 막 같은 Ti 계막으로 형성한다. 이때, 전술한 바와 같이 폴리실리콘막(22) 및 금속-실리사이드막(23) 사이의 계면과, 금속-실리사이드막(23) 상부에 제 1 및 제 2 반응물(24-1, 24-2)이 미리형성되어 있기 때문에, 고온증착에 의해 하드 마스크에 기인하는 디펙트를 방지할 수 있다. 그리고 나서, 하드 마스크(25) 상에 포토리소그라피로 포토레지스트막 패턴(26)을 형성한다.
도 2c를 참조하면, 포토레지스트막 패턴(26)을 식각 마스크로 하여 하드 마스크(25)를 먼저 식각한다. 그런 다음, 식각된 하드 마스크(25a)를 기준으로 하부를 재식각하여 제 2 반응물(24-2), 금속-실리사이드막(23), 제 1 반응물(24-1), 폴리실리콘막(22), 및 게이트 산화막(21)에 의한 풀리사이드 구조의 게이트를 형성한다. 그리고 나서, 공지된 방법으로 포토레지스트막 패턴(26)을 제거한다.
상기한 본 발명에 의하면, 하드 마스크의 형성 전에, 열처리를 진행하여 폴리실리콘막 및 금속-실리사이드막 사이의 계면과, 금속-실리사이드막 상부에 반응물을 각각 형성하기 때문에, 고온증착에 의해 하드 마스크에 기인하는 소정 크기의 반응물로 인하여 발생되는 디펙트를 방지할 수 있다. 이에 따라, 반도체 소자의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (7)
- 반도체 소자의 제조방법에 있어서,상기반도체소자를 위한, 폴리실리콘 형태의 제 1막과, 실리사이드물질이 포함된 제 2막과, 하드마스크를 위한 제 3막을 순차적으로 포함하도록 적층하는 제 1단계;상기 단계를 거친 상기 반도체소자를 위한 기판을 열처리하는 제 2단계;상기 단계에 의해 열처리된 상기 기판에 마스크패턴을 형성하는 제 3단계; 및,상기 단계에 의해 형성된 마스크에 따라 식각하여 상기 반도체소자의 게이트를 형성하는 제 4단계를 포함하느 것을 특징으로 하는, 반도체소자의 게이트 형성방법
- 제 1 항에 있어서, 상기 제 2단계는NxOyHz 물질의 개스를 이용하여 열처리하는 것을 특징으로 하는, 반도체소자의 게이트 형성방법.단, 여기서 x, y, z 의 값은 0 내지 4이다.
- 제 1 항 또는 제 2 항에 있어서, 상기 2단계는 노 튜브를 이용하여 열처리하는 것을 특징으로 하는, 반도체소자의 게이트 형성방법.
- 제 3 항에 있어서, 상기 제 2단계는 350 내지 550℃의 온도에서 30분 내지 2시간 동안 진행하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2단계는 급속열처리로 열처리하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제 5 항에 있어서, 상기 제 2단계는 650 내지 900℃의 온도에서 20 내지 40초 동안 진행하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 3단계는 SiO2막 또는 Si3N4막 종류의 산화막, Ti막 또는 TiN막 종류의 Ti계막 중 하나로 상기 마스크패턴을 형성하는 단계인 것을 특징으로 하는, 반도체소자의 게이트 형성방법
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