JPH07183515A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07183515A JPH07183515A JP32843593A JP32843593A JPH07183515A JP H07183515 A JPH07183515 A JP H07183515A JP 32843593 A JP32843593 A JP 32843593A JP 32843593 A JP32843593 A JP 32843593A JP H07183515 A JPH07183515 A JP H07183515A
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- Japan
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- gate electrode
- atmosphere
- refractory metal
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Abstract
(57)【要約】
【目的】 平坦化、高集積化が図れ、ゲート電極や配線
の低抵抗化が達成され且つ信頼性の高い半導体装置が得
られる半導体装置の製造方法を提供する。 【構成】 半導体基板１上にゲート酸化膜２を介して、
多結晶シリコン層３およびタングステンシリサイド層４
からなるタングステンポリサイド層１０をパターニング
してゲート電極１１を形成し、次に、ゲート電極１１の
側壁にサイドウォール９を形成した後、アンモニア雰囲
気で熱処理を行う。
の低抵抗化が達成され且つ信頼性の高い半導体装置が得
られる半導体装置の製造方法を提供する。 【構成】 半導体基板１上にゲート酸化膜２を介して、
多結晶シリコン層３およびタングステンシリサイド層４
からなるタングステンポリサイド層１０をパターニング
してゲート電極１１を形成し、次に、ゲート電極１１の
側壁にサイドウォール９を形成した後、アンモニア雰囲
気で熱処理を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関わり、特に、高融点金属ポリサイド層からなるゲー
ト電極および／または配線が形成されたＭＩＳ（ Metal
InsulatorSemiconductor ) 型トランジスタを備えた半
導体装置の製造方法に関する。
に関わり、特に、高融点金属ポリサイド層からなるゲー
ト電極および／または配線が形成されたＭＩＳ（ Metal
InsulatorSemiconductor ) 型トランジスタを備えた半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来から、半導体装置の微細化、高集積
化および高速化の要求が進むにつれ、ゲート電極形成材
料や配線形成材料として、多結晶シリコン層上に、より
低抵抗である高融点金属層あるいは高融点金属シリサイ
ド層を積層した高融点金属ポリサイドが使用されるよう
になってきた。
化および高速化の要求が進むにつれ、ゲート電極形成材
料や配線形成材料として、多結晶シリコン層上に、より
低抵抗である高融点金属層あるいは高融点金属シリサイ
ド層を積層した高融点金属ポリサイドが使用されるよう
になってきた。
【０００３】前記高融点金属層または高融点金属シリサ
イド層を形成する材料としては、主に、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、チタン（Ｔｉ）および、こ
れらのシリサイドであるモリブデンシリサイド（ＭｏＳ
ｉ）タングステンシリサイド（ＷＳｉ）、チタンシリサ
イド（ＴｉＳｉ）などが用いられている。そして、これ
らの形成材料のうちでも、ゲート電極形成材料として多
結晶シリコンを用いた場合は、当該ゲート電極形成工程
との整合性、抵抗値、化学的安定性などを総合的に判断
すると、多結晶シリコン層上に、ＷＳｉ層を形成するこ
とが特に適しており、この構造を備えたタングステンポ
リサイド層が広く使用されている。
イド層を形成する材料としては、主に、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、チタン（Ｔｉ）および、こ
れらのシリサイドであるモリブデンシリサイド（ＭｏＳ
ｉ）タングステンシリサイド（ＷＳｉ）、チタンシリサ
イド（ＴｉＳｉ）などが用いられている。そして、これ
らの形成材料のうちでも、ゲート電極形成材料として多
結晶シリコンを用いた場合は、当該ゲート電極形成工程
との整合性、抵抗値、化学的安定性などを総合的に判断
すると、多結晶シリコン層上に、ＷＳｉ層を形成するこ
とが特に適しており、この構造を備えたタングステンポ
リサイド層が広く使用されている。
【０００４】このタングステンポリサイド層からなるゲ
ート電極を備えた半導体装置は、一般的に以下に示す工
程により製造されている。先ず、半導体基板上にゲート
酸化膜を介して、該半導体基板側から順に、多結晶シリ
コン層およびＷＳｉ層を堆積してタングステンポリサイ
ド層を形成する。次に、前記タングステンポリサイド層
をパターニングして、ゲート電極を形成する。次いで、
前記ゲート電極をマスクとして、半導体基板に不純物イ
オンを低濃度で注入し、低濃度不純物領域を形成する。
次に、全面に、シリコン酸化膜を堆積した後、これをエ
ッチバックして、前記ゲート電極の側壁にサイドウォー
ルを形成する。次いで、前記サイドウォールおよびゲー
ト電極をマスクとして、半導体基板に不純物イオンを注
入し、高濃度不純物領域を形成する。その後、所望の工
程を行い半導体装置を製造している。
ート電極を備えた半導体装置は、一般的に以下に示す工
程により製造されている。先ず、半導体基板上にゲート
酸化膜を介して、該半導体基板側から順に、多結晶シリ
コン層およびＷＳｉ層を堆積してタングステンポリサイ
ド層を形成する。次に、前記タングステンポリサイド層
をパターニングして、ゲート電極を形成する。次いで、
前記ゲート電極をマスクとして、半導体基板に不純物イ
オンを低濃度で注入し、低濃度不純物領域を形成する。
次に、全面に、シリコン酸化膜を堆積した後、これをエ
ッチバックして、前記ゲート電極の側壁にサイドウォー
ルを形成する。次いで、前記サイドウォールおよびゲー
ト電極をマスクとして、半導体基板に不純物イオンを注
入し、高濃度不純物領域を形成する。その後、所望の工
程を行い半導体装置を製造している。
【０００５】しかしながら、前記ＷＳｉ層は、結晶化後
に酸化雰囲気に晒されると異常酸化を起こし、膜剥がれ
を起こすという問題がある。具体的には、前記エッチバ
ック後、結晶化したＷＳｉ層の側壁は、サイドウォール
により被覆されているが、上面は、結晶化したＷＳｉ層
が露出した状態となっている。このように露出された状
態で、ＷＳｉ層が酸化雰囲気に晒されると、この部分が
異常酸化を起こし、ＷＳｉ層と多結晶シリコン層とが剥
離したり、ＷＳｉ層が断線したり、上部表面に凹凸が形
成されるなど、ゲート電極特性を劣化させるという問題
がある。
に酸化雰囲気に晒されると異常酸化を起こし、膜剥がれ
を起こすという問題がある。具体的には、前記エッチバ
ック後、結晶化したＷＳｉ層の側壁は、サイドウォール
により被覆されているが、上面は、結晶化したＷＳｉ層
が露出した状態となっている。このように露出された状
態で、ＷＳｉ層が酸化雰囲気に晒されると、この部分が
異常酸化を起こし、ＷＳｉ層と多結晶シリコン層とが剥
離したり、ＷＳｉ層が断線したり、上部表面に凹凸が形
成されるなど、ゲート電極特性を劣化させるという問題
がある。
【０００６】そこで、このような問題点を解決する従来
例として、特開平２−２８０３５６号公報に開示されて
いるように、半導体基板上に形成された高融点金属層あ
るいはシリサイド層からなる電極または配線を、シリコ
ン窒化膜で被覆することで、酸化雰囲気に晒されても、
前記電極または配線が酸素に触れることを阻止し、異常
酸化の発生を防止する例がある。
例として、特開平２−２８０３５６号公報に開示されて
いるように、半導体基板上に形成された高融点金属層あ
るいはシリサイド層からなる電極または配線を、シリコ
ン窒化膜で被覆することで、酸化雰囲気に晒されても、
前記電極または配線が酸素に触れることを阻止し、異常
酸化の発生を防止する例がある。
【０００７】
【発明が解決しようとする課題】しかしながら、特開平
２−２８０３５６号公報に開示されている従来例は、前
記シリコン窒化膜をＣＶＤ法により形成しているため、
当該シリコン窒化膜は、全面に形成される。従って、Ｌ
ＤＤ（Light Doped Drain ）構造を備えたトランジスタ
を製造する場合、マスクとして使用するサイドウォール
上にもシリコン窒化膜が形成される。
２−２８０３５６号公報に開示されている従来例は、前
記シリコン窒化膜をＣＶＤ法により形成しているため、
当該シリコン窒化膜は、全面に形成される。従って、Ｌ
ＤＤ（Light Doped Drain ）構造を備えたトランジスタ
を製造する場合、マスクとして使用するサイドウォール
上にもシリコン窒化膜が形成される。
【０００８】ここで、ＣＶＤ法では、薄い膜厚で成膜す
ることが困難であるため、前記サイドウォール上にもあ
る程度の厚さのシリコン窒化膜が形成される。このた
め、前記サイドウォールにシリコン窒化膜の応力がかか
るという問題がある。また、ゲート電極上に堆積したシ
リコン窒化膜により、ゲート電極の高さも高くなり、平
坦化に支障を来すという問題もある。このため、高融点
金属ポリサイド層を薄く形成してゲート電極の高さを抑
えると、今度は、ゲート電極の抵抗が増大するという問
題が発生する。
ることが困難であるため、前記サイドウォール上にもあ
る程度の厚さのシリコン窒化膜が形成される。このた
め、前記サイドウォールにシリコン窒化膜の応力がかか
るという問題がある。また、ゲート電極上に堆積したシ
リコン窒化膜により、ゲート電極の高さも高くなり、平
坦化に支障を来すという問題もある。このため、高融点
金属ポリサイド層を薄く形成してゲート電極の高さを抑
えると、今度は、ゲート電極の抵抗が増大するという問
題が発生する。
【０００９】本発明は、このような従来の問題点を解決
することを課題とするものであり、平坦化、高集積化に
支障を来すことなく、ゲート電極や配線の低抵抗化が達
成され且つ信頼性の高い半導体装置を得ることが可能な
半導体装置の製造方法を提供することを目的とする。
することを課題とするものであり、平坦化、高集積化に
支障を来すことなく、ゲート電極や配線の低抵抗化が達
成され且つ信頼性の高い半導体装置を得ることが可能な
半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、請求項１記載の発明は、下層が多結晶シリコン層か
らなり、上層が高融点金属層または高融点金属シリサイ
ド層からなる高融点金属ポリサイド層から形成されてな
るゲート電極および／または配線を備えた半導体装置の
製造方法に関するものであり、結晶化され且つ少なくと
も一部が露出された前記高融点金属ポリサイド層に、前
記高融点金属が窒化される雰囲気中で熱処理を行う工程
を含んでなることを特徴とする半導体装置の製造方法を
提供するものである。
に、請求項１記載の発明は、下層が多結晶シリコン層か
らなり、上層が高融点金属層または高融点金属シリサイ
ド層からなる高融点金属ポリサイド層から形成されてな
るゲート電極および／または配線を備えた半導体装置の
製造方法に関するものであり、結晶化され且つ少なくと
も一部が露出された前記高融点金属ポリサイド層に、前
記高融点金属が窒化される雰囲気中で熱処理を行う工程
を含んでなることを特徴とする半導体装置の製造方法を
提供するものである。
【００１１】そして、請求項２記載の発明は、前記高融
点金属が窒化される雰囲気が、アンモニア雰囲気または
亜酸化窒素雰囲気であることを特徴とする半導体装置の
製造方法を提供するものである。
点金属が窒化される雰囲気が、アンモニア雰囲気または
亜酸化窒素雰囲気であることを特徴とする半導体装置の
製造方法を提供するものである。
【００１２】
【作用】請求項１記載の発明によれば、結晶化された高
融点金属ポリサイド層の露出した表面が窒化され、前記
露出表面は、窒化膜に覆われる。従って、この窒化膜が
酸化に対するバリアの役割を果たすため、前記高融点金
属ポリサイド層を酸化雰囲気中に晒しても、当該高融点
金属ポリサイド層が酸素に直接触れることを阻止でき
る。このため、前記結晶化した高融点金属ポリサイド層
の異常酸化が防止される。
融点金属ポリサイド層の露出した表面が窒化され、前記
露出表面は、窒化膜に覆われる。従って、この窒化膜が
酸化に対するバリアの役割を果たすため、前記高融点金
属ポリサイド層を酸化雰囲気中に晒しても、当該高融点
金属ポリサイド層が酸素に直接触れることを阻止でき
る。このため、前記結晶化した高融点金属ポリサイド層
の異常酸化が防止される。
【００１３】また、前記窒化膜は、結晶化された高融点
金属ポリサイド層の露出表面を窒化することで形成され
るため、ＣＶＤ法に比べ極めて薄い膜厚で形成すること
ができる。従って、前記高融点金属ポリサイド層の膜厚
を不必要に薄くしなくても、平坦化、高集積化が達成さ
れる。このため、ゲート電極や配線の低抵抗化が達成さ
れ且つ信頼性が向上される。
金属ポリサイド層の露出表面を窒化することで形成され
るため、ＣＶＤ法に比べ極めて薄い膜厚で形成すること
ができる。従って、前記高融点金属ポリサイド層の膜厚
を不必要に薄くしなくても、平坦化、高集積化が達成さ
れる。このため、ゲート電極や配線の低抵抗化が達成さ
れ且つ信頼性が向上される。
【００１４】そして、請求項２記載の発明によれば、請
求項１にかかる高融点金属が窒化される雰囲気として、
アンモニア雰囲気または亜酸化窒素雰囲気を採用するた
め、前記結晶化された高融点金属ポリサイド層の露出表
面には、さらに効率良く窒化膜が形成される。
求項１にかかる高融点金属が窒化される雰囲気として、
アンモニア雰囲気または亜酸化窒素雰囲気を採用するた
め、前記結晶化された高融点金属ポリサイド層の露出表
面には、さらに効率良く窒化膜が形成される。
【００１５】
【実施例】次に、本発明にかかる一実施例について、図
面を参照して説明する。図１は、本発明の実施例にかか
る半導体装置の製造工程の一部を示す部分断面図であ
る。図１（１）に示す工程では、所望の処理が行われた
半導体基板１上に、膜厚が１００Å程度のゲート酸化膜
２を形成する。次に、ゲート酸化膜２上に、膜厚が１５
００Å程度の多結晶シリコン層３を形成する。次いで、
多結晶シリコン層３上に、膜厚が１５００Å程度のタン
グステンシリサイド層４を形成する。このようにして、
ゲート酸化膜２上に、多結晶シリコン層３およびタング
ステンシリサイド層４からなるタングステンポリサイド
層１０を形成する。
面を参照して説明する。図１は、本発明の実施例にかか
る半導体装置の製造工程の一部を示す部分断面図であ
る。図１（１）に示す工程では、所望の処理が行われた
半導体基板１上に、膜厚が１００Å程度のゲート酸化膜
２を形成する。次に、ゲート酸化膜２上に、膜厚が１５
００Å程度の多結晶シリコン層３を形成する。次いで、
多結晶シリコン層３上に、膜厚が１５００Å程度のタン
グステンシリサイド層４を形成する。このようにして、
ゲート酸化膜２上に、多結晶シリコン層３およびタング
ステンシリサイド層４からなるタングステンポリサイド
層１０を形成する。
【００１６】なお、本実施例では、このタングステンシ
リサイド層４が、請求項に記載の『高融点金属シリサイ
ド層』に相当し、タングステンポリサイド層１０が、請
求項に記載の『高融点金属ポリサイド層』に相当する。
次に、前記タングステンシリサイド層４上に、ゲート電
極形成用マスクであるレジストパターン５を形成する。
リサイド層４が、請求項に記載の『高融点金属シリサイ
ド層』に相当し、タングステンポリサイド層１０が、請
求項に記載の『高融点金属ポリサイド層』に相当する。
次に、前記タングステンシリサイド層４上に、ゲート電
極形成用マスクであるレジストパターン５を形成する。
【００１７】次いで、図１（２）に示す工程では、図１
（１）に示す工程で得たレジストパターン５をマスクと
して、タングステンポリサイド層１０に異方性エッチン
グを行い、ゲート電極１１を形成する。次に、レジスト
パターン５を除去した後、ゲート電極１１をマスクとし
て、半導体基板１に、不純物を低濃度でイオン注入し、
低濃度不純物領域７を形成する。次いで、ＬＰＣＶＤ
（ Low Pressure ＣＶＤ）法により全面に、シリコン酸
化膜６を形成する。このＬＰＣＶＤ法は、８００℃程度
の温度で行われるが、この時、タングステンシリサイド
層４が結晶化される。
（１）に示す工程で得たレジストパターン５をマスクと
して、タングステンポリサイド層１０に異方性エッチン
グを行い、ゲート電極１１を形成する。次に、レジスト
パターン５を除去した後、ゲート電極１１をマスクとし
て、半導体基板１に、不純物を低濃度でイオン注入し、
低濃度不純物領域７を形成する。次いで、ＬＰＣＶＤ
（ Low Pressure ＣＶＤ）法により全面に、シリコン酸
化膜６を形成する。このＬＰＣＶＤ法は、８００℃程度
の温度で行われるが、この時、タングステンシリサイド
層４が結晶化される。
【００１８】次に、図１（３）に示す工程では、図１
（２）に示す工程で得たシリコン酸化膜６に、エッチバ
ックを行い、ゲート電極１１の側壁にサイドウォール９
を形成する。ここで、タングステンシリサイド層４は、
前記ＬＰＣＶＤ工程時に結晶化されているため、サイド
ウォール９形成後には、ゲート電極１１は、上面に、結
晶化したタングステンシリサイド層４が露出した状態と
なる。
（２）に示す工程で得たシリコン酸化膜６に、エッチバ
ックを行い、ゲート電極１１の側壁にサイドウォール９
を形成する。ここで、タングステンシリサイド層４は、
前記ＬＰＣＶＤ工程時に結晶化されているため、サイド
ウォール９形成後には、ゲート電極１１は、上面に、結
晶化したタングステンシリサイド層４が露出した状態と
なる。
【００１９】次に、図１（４）に示す工程では、図１
（３）に示す工程で得た半導体基板１をＬＰＣＶＤ装置
にて、高融点金属（本実施例では、タングステン）が窒
化される雰囲気として、アンモニア雰囲気中（アンモニ
ア流量１００〜１０００ｓｃｃｍ）、温度６００〜９０
０℃、圧力５０〜３００ｐａ、の条件で熱処理を行う。
この熱処理により、ゲート電極１１の上面、すなわち、
タングステンシリサイド層４の露出していた部分が窒化
され、窒化シリコンおよび窒化タングステンの混合物か
らなる窒化膜１２が形成される。なお、この窒化膜１２
の膜厚は、４０Åであった。
（３）に示す工程で得た半導体基板１をＬＰＣＶＤ装置
にて、高融点金属（本実施例では、タングステン）が窒
化される雰囲気として、アンモニア雰囲気中（アンモニ
ア流量１００〜１０００ｓｃｃｍ）、温度６００〜９０
０℃、圧力５０〜３００ｐａ、の条件で熱処理を行う。
この熱処理により、ゲート電極１１の上面、すなわち、
タングステンシリサイド層４の露出していた部分が窒化
され、窒化シリコンおよび窒化タングステンの混合物か
らなる窒化膜１２が形成される。なお、この窒化膜１２
の膜厚は、４０Åであった。
【００２０】このように、４０Åと薄い膜厚で窒化膜１
２を形成できるため、この窒化膜１２が、半導体装置の
平坦化、高集積化に支障を来すことを最小限に抑制でき
る。また、後に形成する高濃度不純物領域８の寸法精度
を悪化させることもない。次いで、サイドウォール９お
よび窒化膜１２が形成されたゲート電極１１をマスクと
して、半導体基板１に、不純物をイオン注入し、高濃度
不純物領域８を形成する。
２を形成できるため、この窒化膜１２が、半導体装置の
平坦化、高集積化に支障を来すことを最小限に抑制でき
る。また、後に形成する高濃度不純物領域８の寸法精度
を悪化させることもない。次いで、サイドウォール９お
よび窒化膜１２が形成されたゲート電極１１をマスクと
して、半導体基板１に、不純物をイオン注入し、高濃度
不純物領域８を形成する。
【００２１】なお、この時、チャネリングの発生を防止
するためのマスク酸化膜を、たとえば、熱酸化にて形成
する場合、ゲート電極１１の上面には窒化膜１２が、ま
た、側壁にはサイドウォール９が形成されているため、
この熱酸化時に、ゲート電極１１が直接酸素に触れるこ
とがない。従って、結晶化したタングステンシリサイド
層４が異常酸化することが防止される。
するためのマスク酸化膜を、たとえば、熱酸化にて形成
する場合、ゲート電極１１の上面には窒化膜１２が、ま
た、側壁にはサイドウォール９が形成されているため、
この熱酸化時に、ゲート電極１１が直接酸素に触れるこ
とがない。従って、結晶化したタングステンシリサイド
層４が異常酸化することが防止される。
【００２２】また、前記マスク酸化膜を、たとえば、Ｌ
ＰＣＶＤ法にて形成する場合も同様に、ゲート電極１１
が直接酸素に触れることがない。従って、結晶化したタ
ングステンシリサイド層４が異常酸化することが防止さ
れる。次に、低濃度不純物領域７および高濃度不純物領
域８を活性化のための熱処理を行いソース１３およびド
レイン１４を形成する。
ＰＣＶＤ法にて形成する場合も同様に、ゲート電極１１
が直接酸素に触れることがない。従って、結晶化したタ
ングステンシリサイド層４が異常酸化することが防止さ
れる。次に、低濃度不純物領域７および高濃度不純物領
域８を活性化のための熱処理を行いソース１３およびド
レイン１４を形成する。
【００２３】その後、所望の工程を行い、半導体装置を
完成する。なお、本実施例では、高融点金属が窒化され
る雰囲気として、アンモニア雰囲気を採用した場合につ
いて説明したが、これに限らず、たとえば、亜酸化窒素
雰囲気など、高融点金属が窒化される雰囲気であれば、
他の雰囲気ガスを使用してもよい。
完成する。なお、本実施例では、高融点金属が窒化され
る雰囲気として、アンモニア雰囲気を採用した場合につ
いて説明したが、これに限らず、たとえば、亜酸化窒素
雰囲気など、高融点金属が窒化される雰囲気であれば、
他の雰囲気ガスを使用してもよい。
【００２４】そして、本実施例では、高融点金属シリサ
イド層として、タングステンシリサイド層を使用した場
合について説明したが、これに限らず、たとえば、モリ
ブデンシリサイド、チタンシリサイドなど、他の組成を
備えた高融点金属シリサイド層を使用してもよい。ま
た、高融点金属シリサイド層に代えて、高融点金属層を
使用してもよく、この場合は、たとえば、タングステ
ン、モリブデン、チタンなどの高融点金属が使用でき
る。
イド層として、タングステンシリサイド層を使用した場
合について説明したが、これに限らず、たとえば、モリ
ブデンシリサイド、チタンシリサイドなど、他の組成を
備えた高融点金属シリサイド層を使用してもよい。ま
た、高融点金属シリサイド層に代えて、高融点金属層を
使用してもよく、この場合は、たとえば、タングステ
ン、モリブデン、チタンなどの高融点金属が使用でき
る。
【００２５】そしてまた、本実施例では、高融点金属ポ
リサイド層からなるゲート電極を形成する場合について
説明したが、これに限らず、本発明は、高融点金属ポリ
サイド層からなる配線の異常酸化防止など、結晶化され
且つ少なくとも一部が露出された高融点金属ポリサイド
層の異常酸化を防止することができる。
リサイド層からなるゲート電極を形成する場合について
説明したが、これに限らず、本発明は、高融点金属ポリ
サイド層からなる配線の異常酸化防止など、結晶化され
且つ少なくとも一部が露出された高融点金属ポリサイド
層の異常酸化を防止することができる。
【００２６】
【発明の効果】以上説明してきたように、請求項１記載
の発明は、結晶化され且つ少なくとも一部が露出された
前記高融点金属ポリサイド層に、前記高融点金属が窒化
される雰囲気中で熱処理を行う工程を含んでなるため、
前記高融点金属ポリサイド層の露出した表面を窒化し、
この部分に窒化膜を形成することができる。このため、
この窒化膜が、酸化に対するバリアの役割を果たし、高
融点金属ポリサイド層の異常酸化を防止することができ
る。
の発明は、結晶化され且つ少なくとも一部が露出された
前記高融点金属ポリサイド層に、前記高融点金属が窒化
される雰囲気中で熱処理を行う工程を含んでなるため、
前記高融点金属ポリサイド層の露出した表面を窒化し、
この部分に窒化膜を形成することができる。このため、
この窒化膜が、酸化に対するバリアの役割を果たし、高
融点金属ポリサイド層の異常酸化を防止することができ
る。
【００２７】また、前記窒化膜は、前記高融点金属ポリ
サイド層の露出した表面を窒化することで形成されるた
め、極めて薄い膜厚で形成することができる。従って、
平坦化、高集積化を図れると共に、ゲート電極や配線の
低抵抗化が達成され且つ信頼性が向上される。そして、
請求項２記載の発明は、アンモニア雰囲気または亜酸化
窒素雰囲気で前記熱処理を行うため、前記効果に加え、
さらに効率良く窒化膜を形成することができる。
サイド層の露出した表面を窒化することで形成されるた
め、極めて薄い膜厚で形成することができる。従って、
平坦化、高集積化を図れると共に、ゲート電極や配線の
低抵抗化が達成され且つ信頼性が向上される。そして、
請求項２記載の発明は、アンモニア雰囲気または亜酸化
窒素雰囲気で前記熱処理を行うため、前記効果に加え、
さらに効率良く窒化膜を形成することができる。
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
１ 半導体基板 ２ ゲート酸化膜 ３ 多結晶シリコン層 ４ タングステンシリサイド層 ５ レジストパターン ６ シリコン酸化膜 ７ 低濃度不純物領域 ８ 高濃度不純物領域 ９ サイドウォール １０ タングステンポリサイド層 １１ ゲート電極 １２ 窒化膜 １３ ソース １４ ドレイン
Claims (2)
- 【請求項１】 下層が多結晶シリコン層からなり、上層
が高融点金属層または高融点金属シリサイド層からなる
高融点金属ポリサイド層から形成されてなるゲート電極
および／または配線を備えた半導体装置の製造方法にお
いて、 結晶化され且つ少なくとも一部が露出された前記高融点
金属ポリサイド層に、前記高融点金属が窒化される雰囲
気中で熱処理を行う工程を含んでなることを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記高融点金属が窒化される雰囲気が、
アンモニア雰囲気または亜酸化窒素雰囲気であることを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32843593A JPH07183515A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32843593A JPH07183515A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183515A true JPH07183515A (ja) | 1995-07-21 |
Family
ID=18210242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32843593A Pending JPH07183515A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183515A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244266A (ja) * | 2000-02-28 | 2001-09-07 | Lg Philips Lcd Co Ltd | 電子素子用基板およびその製造装置 |
| WO2007116982A1 (ja) * | 2006-04-06 | 2007-10-18 | Nec Corporation | 半導体装置及びその製造方法 |
| US7732272B2 (en) | 2002-11-19 | 2010-06-08 | Oki Semiconductor Co., Ltd. | Method of manufacturing semiconductor element |
-
1993
- 1993-12-24 JP JP32843593A patent/JPH07183515A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244266A (ja) * | 2000-02-28 | 2001-09-07 | Lg Philips Lcd Co Ltd | 電子素子用基板およびその製造装置 |
| US7732272B2 (en) | 2002-11-19 | 2010-06-08 | Oki Semiconductor Co., Ltd. | Method of manufacturing semiconductor element |
| WO2007116982A1 (ja) * | 2006-04-06 | 2007-10-18 | Nec Corporation | 半導体装置及びその製造方法 |
| JP5195421B2 (ja) * | 2006-04-06 | 2013-05-08 | 日本電気株式会社 | 半導体装置 |
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