JP3564908B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、タングステンポリサイド配線層、すなわちポリシリコンと高融点金属シリコンとの積層構造の配線層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ポリシリコンの高抵抗を低抵抗化する手法として、タングステンシリサイドＷＳｉｘ （理論比はｘ＝２）膜が、トランジスタのゲート電極形成に用いられている。タングステンシリサイドをＣＶＤによりポリシリコン層の上に堆積する場合は、これまでＳｉＨ４ をＷＦ６ の還元剤として用いていたが、ＷＳｉｘ 中のフッ素含有量が多くなり、熱処理後のゲート酸化膜厚の増加が無視できないものになってきたため、還元剤として、ＳｉＨ２ Ｃｌ２ （以下、ＤＣＳという場合がある）を用い、タングステンシリサイド膜中のフッ素含有量を少なくする方法が一般的になってきた。
【０００３】
【発明が解決しようとする課題】
しかしながら、ＤＣＳを還元剤として用いる場合、問題点があった。これを説明するため、従来のタングステンポリサイドゲート電極の形成方法を図２を参照して説明する。まず、図２（ａ）に示すように、シリコン基板１０表面にゲート酸化膜２１を熱酸化等で形成した後、ポリシリコン３１をＣＶＤで堆積し、次いでＤＣＳを還元剤としてＷＦ６ を還元してタングステンシリサイド３２を堆積する。このとき、ＤＣＳを還元剤として用いてタングステンシリサイド膜３２を成膜した場合、下地のポリシリコン層３１とタングステンシリサイド膜３２の界面近傍に、Ｓｉ／Ｗ≦２．０のタングステンリッチのタングステンシリサイド３２ａが形成される。
【０００４】
次に、図２（ｂ）に示すように、反射防止膜４０を形成した後、タングステンシリサイド層３２、タングステンリッチ層３２ａ、ポリシリコン３１、ゲート酸化膜２１を順次パターニングして配線層（ゲート電極）を形成する。
【０００５】
しかし、ＤＣＳを用いた場合に特有なタングステンシリサイド層堆積の初期の段階で生じる上記タングステンリッチ層３２ａは、従来用いてきたスパッタリングにより形成したタングステンシリサイド膜、ＳＩＨ４ を還元剤として形成したタングステンシリサイド膜より耐酸化性がない。そのため、ゲート電極のパターニング後、ソース・ドレインの不純物のイオン注入を活性化するための８５０℃程度におけるアニーリング、あるいはゲート電極を被覆するためのＬＰ−ＴＥＯＳ層形成時の７００℃程度のＣＶＤなどの７００℃以上の酸素雰囲気が存在する成膜プロセスがある場合、タングステンリッチ層３２ａに異常酸化が発生し、図２（ｃ）に示すように、タングステンリッチ層が酸化膨張５０し、ゲートとして使用できる形状を保てず、不良となってしまう場合がある。
【０００６】
このような異常酸化が起こるため、タングステンポリサイドゲートをＤＣＳ−ＷＳｉｘ で成膜した場合、タングステンポリサイドゲートの加工直後に酸化工程、７００℃以上の酸素雰囲気を有する成膜工程を有するプロセスにはＤＣＳ−ＷＳｉｘ プロセスを用いるのが困難となっており、問題となっている。
【０００７】
本発明は、上記事情に鑑みなされたもので、ＤＣＳ−ＷＳｉｘ プロセスを用いて、酸化工程における異常酸化の発生を防止できる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、上記目的を達成するため、鋭意検討を重ねた結果、ＤＣＳをソースガスとして用いたＤＣＳ−ＷＳｉｘＣＶＤプロセスにおける特有の現象である上記タングステンリッチ層の生成を制御するため、例えばＣＶＤ初期の、フッ化高融点金属ガスと該フッ化高融点金属ガスの還元剤となる塩素導入シランを用いたＣＶＤで高融点シリサイド層を形成する際に、この塩素導入シランに対する該フッ化高融点金属ガスの流量比を制御して従来より還元剤を増加させ、その後は還元剤の量を従来と同様にしてタングステンシリサイド層を形成することにより、シリコン：高融点金属の元素比＝２．４〜３：１の比の層をポリシリコンとの界面近傍に形成でき、この比較的シリコンリッチである界面近傍層が耐酸化性を有するため、かかる高融点ポリサイドゲート電極加工直後に、酸化工程があるプロセスにおいても、異常酸化が生じず、形状が安定で、使用するに足るタングステンシリサイド層を形成できることを見い出し、本発明をなすに至った。
【０００９】
従って、本発明は、ポリシリコン層を形成した後、その上に高融点金属シリサイド層を堆積してポリサイド層を形成する工程を有する半導体装置の製造方法において、該高融点金属シリサイドがフッ化高融点金属の還元剤として塩素導入シランを用いたＣＶＤにより形成され、かつ該ポリシリコン層との界面近傍におけるシリコン：高融点金属の元素比＝２．４５〜３：１であることを特徴とする半導体装置の製造方法を提供する。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について具体的に説明するが、本発明は、下記の実施の形態に限定されるものではない。
【００１１】
本発明の半導体装置の製造方法の特徴は、塩素導入シランを還元剤として用いたプロセスにおけるポリシリコン層との界面近傍の高融点金属シリサイド層の組成である。
【００１２】
この高融点金属シリサイド層の界面近傍層は、シリコン：高融点金属の元素比＝２．４５〜３：１、好ましくは、２．５〜２．８のシリコンリッチである必要がある。これよりシリコンの組成が低いと高融点金属リッチ層となって、異常酸化が起こるおそれがあり、一方、シリコンが多すぎると、電気抵抗値が高くなって配線抵抗が大きくなり、好ましくない。少なくともポリシリコン層との界面から数ｎｍ〜１５ｎｍ程度の範囲までこの組成比を有することが好ましく、また、高融点金属シリサイド層全体がこのような組成を有していても良い。高融点金属シリサイドの膜厚は、通常と同じでよく、例えば７０〜１００ｎｍ程度である。
【００１３】
高融点金属としては、タングステン（Ｗ）が普通であるが、その他、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏ等を例示することができる。
【００１４】
このような高融点金属シリサイドは、塩素導入シランをＷＦ６ 等のフッ化高融点金属の還元剤として用いるＣＶＤ法で形成することができる。ここで、塩素導入シランとしては、代表的にはジクロロシラン（ＳｉＨ２ Ｃｌ２ ）（ＤＣＳ）であるが、その他、ＳｉＣｌ４ 、ＳｉＨＣｌ３ 、ＳｉＨ３ Ｃｌがある。なお、ＣＶＤの方法としては制限はなく、例えば常圧ＣＶＤ、減圧ＣＶＤ等何れでも良く、また、ＣＶＤ装置としては、熱ＣＶＤ装置、プラズマＣＶＤ装置、光ＣＶＤ装置、マイクロはプラズマＣＶＤ装置、レーザーＣＶＤ装置等何れでも良い。
【００１５】
塩素導入シランとフッ化高融点金属ＭとのＣＶＤガスの組成比Ｓｉ／Ｍは、従来では、ＣＶＤ初期から例えばＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍの組成比で行っていた。このような組成比でタングステンシリサイド層を堆積すると、図２に示したように、ポリシリコンとの界面近傍にＳｉ／Ｗが２以下のタングステンリッチな層３２ａが形成され、このタングステンリッチな層は極めて酸化されやすく、ソース・ドレインのイオン注入後の活性化を行うアニーリング、あるいはゲート電極を被覆するためのＬＰ−ＴＥＯＳ層形成時の７００℃程度のＣＶＤなどの７００℃以上の酸素雰囲気が存在する成膜プロセスがある場合、タングステンシリサイド膜に異常酸化が発生する。この状態を示したのが図６に示すＳＥＭ観察の写真である。この写真は下から上にやや右斜め方向にタングステンポリサイドのゲート電極が数本配線されているが、図２（ｃ）に示したように、ゲート電極が異常酸化により膨張して樹氷のような形状になり、ゲートとして使用できる形状を保っていない状態を示している。
【００１６】
本発明においては、ポリシリコンとの界面近傍のタングステンシリサイドをシリコンリッチとするために、塩素導入シラン（Ｓｉ）／ＷＦ６ （Ｗ）＝７０／１〜２５０／１、好ましくは９０／１〜１５０／１の範囲としてシリコンリッチ層をポリシリコンとの界面近傍に形成する。ＣＶＤ初期にＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝３００ｓｃｃｍ／３ｓｃｃｍ、基板温度５９５℃、圧力１３３Ｐａの還元剤リッチの条件で成膜し、その後ＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍの組成比、基板温度５９５℃、圧力１３３Ｐａの通常の条件でタングステンポリサイドの堆積を行ったときの還元剤リッチとした成膜時間（秒）をパラメーターとして膜厚に対するタングステンシリサイドの組成を検討した。
【００１７】
図３はその結果を示すもので、横軸にタングステンシリサイドの膜厚（膜厚０がポリシリコンとの界面）、縦軸にＳｉ／Ｗ組成比のグラフを示す。このグラフからわかるように、還元剤リッチの成膜時間が５秒（図面中Ａ線）では、ポリシリコンの界面から１０ｎｍ程度まではＳｉ／Ｗ組成比が２．２〜２．４のタングステンリッチ層が形成されていることが認められる。５秒のＣＶＤでは、膜厚が約３ｎｍである。しかし、１０秒以上（図面Ｂ線、Ｃ線）では、界面のＳｉ／Ｗ組成比は２．４５以上となる。
【００１８】
図４は、ＣＶＤ初期に還元剤リッチの条件で５秒間ＷＳｉｘ のｘ＝２．３、２．４、２．６となる条件でタングステンシリサイドの堆積を行い、ゲート電極のパターニング直後にＬＰ−ＴＥＯＳを２０ｎｍ堆積した後のゲート電極の顕微鏡写真である。この図から、ＷＳｉｘ のｘ＝２．４５以下では、異常酸化が激しく、２．６ではほとんど異常酸化が生じていないことが認められる。
【００１９】
また、図５は、ＣＶＤ初期に還元剤リッチの条件で１０秒間ＷＳｉｘ のｘ＝２．３、２．６となる条件でタングステンシリサイドの堆積を行い、ゲート電極のパターニング直後にＬＰ−ＴＥＯＳを２０ｎｍ堆積した後のゲート電極の顕微鏡写真である。この図から、ＷＳｉｘ のｘ＝２．３では、異常酸化が激しく、２．６では異常酸化が生じていないことが認められる。
【００２０】
以上の結果から、ＷＳｉｘ のｘ＝２．４５以上であれば異常酸化を抑制することができる。但し、ｘ＝３を超えると抵抗値が増大するため、好ましくない。また、この還元剤リッチの条件での成膜の膜厚は、数ｎｍ〜１５ｎｍ程度である。
【００２１】
図１は、本発明の半導体装置の製造方法の工程の一例を示すもので、例えばトランジスタのゲート電極に適用した例を示す。まず、図１（ａ）に示すように、基板１０表面を熱酸化等してゲート絶縁膜２１を例えば数ｎｍ〜１０ｎｍ程度の膜厚で形成する。次に、例えばポリシリコン層３１をＣＶＤにより７０〜１００ｎｍ程度の膜厚で堆積する。その後、高融点金属シリサイド３２が、フッ化高融点金属ガスとこのフッ化高融点金属ガスの還元剤となる塩素導入シランを用いたＣＶＤにより形成され、かつこの塩素導入シランに対するフッ化高融点金属ガスの流量比を制御し、塩素を導入したシランを用いてＷＦ ６ を還元している。この場合、初期には上記のような還元剤リッチの条件でＣＶＤを行い、ポリシリコン層との界面近傍にシリコン：高融点金属の元素比＝２．４５〜３：１となるような界面近傍層３３を形成する。その後、通常の高融点金属シリサイド形成の条件で高融点金属シリサイド層３２の堆積を行う。次いで、例えば反射防止膜をその上に成膜し、図１（ａ）に示すような積層構造を得る。
【００２２】
次に、図１（ｂ）に示すように、ゲート電極のパターニングを行い、積層構造をカットする。これにより、高融点金属シリサイド３２，３３の側面が露出するが、本形態による高融点金属シリサイド（界面近傍層）３３は、耐酸化性を有するため、その後のＬＰ−ＴＥＯＳの堆積工程における７００℃程度の酸化条件、あるいはソース・ドレイン拡散層の活性化のアニーリングにおける８５０℃程度の酸化条件によっても酸化を受けず、不良が生じない。また、ＷＦ６ の還元剤として塩素導入シランを用いているため、高融点金属シリサイド層３２，３３にはフッ素含有量が少なく、熱処理後のゲート酸化膜の膜厚の増加が生じがたい。なお、図１では界面近傍層３３と高融点金属シリサイド層３２とは、分離しているような状態に記載されているが、実際にはこれらの両者の組成が同じ場合もあり、必ずしも区別できる状態にない場合もある。
【００２３】
以上の工程は、ポリシリコンと高融点金属シリサイドの積層構造をトランジスタのゲート電極（ワード線）に適用した例を示したが、本発明はこれ以外の配線層にも適用できることはもちろんである。
【００２４】
［実施例１］
この実施例は、半導体集積回路製造の際に、シリコン半導体ウエハ上にタングステンポリサイドゲート電極が必要で、かつそのＷＳｉｘ 成膜をＤＣＳを用い、かつタングステンポリサイドゲート加工後に７００℃以上の酸素雰囲気を有する熱処理を行うプロセスを用いる場合に、耐酸化性のタングステンポリサイド形成が可能であるため、有効である。
【００２５】
まず、図１（ａ）に示すように、シリコン基板１０表面にゲート酸化膜２１をおおよそ５ｎｍ成膜し、その後、不純物含有ポリシリコン膜３１を、例えば
ガス：ＳｉＨ４ ／Ｈ２ ／ＰＨ３ ＝０．４５ｓｌｍ／１０ｓｌｍ／２０ｓｃｃｍ、圧力：１０．６ｋＰａ、
基板温度：６２０℃
の条件で約１００ｎｍ成膜する。
【００２６】
その後、例えばＷＳｉｘ 膜の界面近傍層（Ｓｉ／Ｗ＝２．６程度）３３を、例えば
ガス：ＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝３００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
の条件で約１０ｎｍ成膜する。
【００２７】
その後、通常のＷＳｉｘ 膜３２を例えば
ガス：ＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
でＳｉ／Ｗ＝２．６程度の膜を約９０ｎｍ成膜する。
【００２８】
この後に、タングステンポリサイドの加工を行うために、反射防止膜（Ｐ−ＳｉＯＮ）４０を、例えば
ガス：ＳＩＨ４ ／Ｎ２ Ｏ＝１５７ｓｃｃｍ／２５０ｓｃｃｍ
基板温度：４００℃
圧力：０．３３ｋＰａ
電極間隔：１０．１６ｍｍ
ＲＦパワー：１９０Ｗ
の条件で約２７ｎｍ成膜を行う。
【００２９】
この後、レジストを塗布し露光によりレジストパターンを形成する。その後、エッチングを行いゲート電極のパターニングを行う。このエッチングは、例えばＷＳｉｘ ：Ｃｌ２ ＝２５ｓｃｃｍ、圧力＝１．８ｍＴｏｒｒ、ＲＦ＝６００Ｗ
ポリシリコン：Ｃｌ２ ＝３０ｓｃｃｍ、ＨＢｒ＝３０ｓｃｃｍ、圧力２．０ｍＴｏｒｒ、ＲＦ＝６００Ｗ
で加工する。その後、ＬＰ−ＴＥＯＳを成膜する。このとき、７００℃以上の酸素雰囲気中で酸化が行われる。
【００３０】
従来のものであれば、異常酸化がタングステンリッチ層で起こるが、上記の如くタングステンシリサイドの堆積初期に還元剤リッチの条件で行っているため、タングステンシリサイド層はポリシリコンとの界面近傍も含めてほぼ全体がＳｉ／Ｗ＝２．６程度になっており、異常酸化は生じず、良好なタングステンポリサイドの形状を得ることができる。
【００３１】
［第２実施例］
実施例１では、ＤＣＳを還元剤として用いていたが、ＤＣＳの代わりにＳｉＨＣｌ３ 、ＳｉＨ３ Ｃｌ、ＳｉＣｌ４ を用いる。その堆積初期のシリコンリッチとする条件としては、例えば、
ガス：ＳｉＨＣｌ３ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
ガス：ＳｉＨ３ Ｃｌ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
ガス：ＳｉＣｌ４ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
の条件で、ポリシリコンとの界面近傍に１０ｎｍ程度の膜厚のＳｉ／Ｗ＝２．６程度を形成できる。これにより、ゲート電極には異常酸化は生じず、良好なタングステンポリサイドの形状を得ることができる。
【００３２】
【発明の効果】
本発明の半導体装置の製造方法によれば、塩素を導入したシランを用いて形成した高融点ポリサイド配線に耐酸化性を与えて、良好な形状の配線層を得ることができる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は本発明の半導体装置の製造方法にかかるゲート電極形成工程を示すそれぞれ断面図である。
【図２】（ａ）〜（ｃ）は、従来のゲート電極形成工程を示すそれぞれ断面図である。
【図３】還元剤リッチ条件の成膜時間をパラメーターとしたときのタングステンシリサイドの膜厚とＳｉ／Ｗ組成比の関係を示すグラフである。
【図４】還元剤リッチ条件の成膜時間が５秒でのＳｉ／Ｗ組成比を変えたときに酸化工程後のゲート電極状態を示す顕微鏡写真であり、（１）はｘ＝２．３、（２）はｘ＝２．４、（３）はｘ＝２．６の場合を示す。
【図５】還元剤リッチ条件の成膜時間が１０秒でのＳｉ／Ｗ組成比を変えたときに酸化工程後のゲート電極状態を示す顕微鏡写真であり、（１）はｘ＝２．３、（２）はｘ＝２．６の場合を示す。
【図６】従来の工程により得られたタングステンポリサイドゲート電極の酸化工程後の異常酸化によりゲートが膨張した状態を示す顕微鏡写真である。
【符号の説明】
１０…基板、２１…ゲート酸化膜、３１…ポリシリコン層、３３…界面近傍層、３２…高融点金属シリサイド層
【発明の属する技術分野】
本発明は、タングステンポリサイド配線層、すなわちポリシリコンと高融点金属シリコンとの積層構造の配線層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ポリシリコンの高抵抗を低抵抗化する手法として、タングステンシリサイドＷＳｉｘ （理論比はｘ＝２）膜が、トランジスタのゲート電極形成に用いられている。タングステンシリサイドをＣＶＤによりポリシリコン層の上に堆積する場合は、これまでＳｉＨ４ をＷＦ６ の還元剤として用いていたが、ＷＳｉｘ 中のフッ素含有量が多くなり、熱処理後のゲート酸化膜厚の増加が無視できないものになってきたため、還元剤として、ＳｉＨ２ Ｃｌ２ （以下、ＤＣＳという場合がある）を用い、タングステンシリサイド膜中のフッ素含有量を少なくする方法が一般的になってきた。
【０００３】
【発明が解決しようとする課題】
しかしながら、ＤＣＳを還元剤として用いる場合、問題点があった。これを説明するため、従来のタングステンポリサイドゲート電極の形成方法を図２を参照して説明する。まず、図２（ａ）に示すように、シリコン基板１０表面にゲート酸化膜２１を熱酸化等で形成した後、ポリシリコン３１をＣＶＤで堆積し、次いでＤＣＳを還元剤としてＷＦ６ を還元してタングステンシリサイド３２を堆積する。このとき、ＤＣＳを還元剤として用いてタングステンシリサイド膜３２を成膜した場合、下地のポリシリコン層３１とタングステンシリサイド膜３２の界面近傍に、Ｓｉ／Ｗ≦２．０のタングステンリッチのタングステンシリサイド３２ａが形成される。
【０００４】
次に、図２（ｂ）に示すように、反射防止膜４０を形成した後、タングステンシリサイド層３２、タングステンリッチ層３２ａ、ポリシリコン３１、ゲート酸化膜２１を順次パターニングして配線層（ゲート電極）を形成する。
【０００５】
しかし、ＤＣＳを用いた場合に特有なタングステンシリサイド層堆積の初期の段階で生じる上記タングステンリッチ層３２ａは、従来用いてきたスパッタリングにより形成したタングステンシリサイド膜、ＳＩＨ４ を還元剤として形成したタングステンシリサイド膜より耐酸化性がない。そのため、ゲート電極のパターニング後、ソース・ドレインの不純物のイオン注入を活性化するための８５０℃程度におけるアニーリング、あるいはゲート電極を被覆するためのＬＰ−ＴＥＯＳ層形成時の７００℃程度のＣＶＤなどの７００℃以上の酸素雰囲気が存在する成膜プロセスがある場合、タングステンリッチ層３２ａに異常酸化が発生し、図２（ｃ）に示すように、タングステンリッチ層が酸化膨張５０し、ゲートとして使用できる形状を保てず、不良となってしまう場合がある。
【０００６】
このような異常酸化が起こるため、タングステンポリサイドゲートをＤＣＳ−ＷＳｉｘ で成膜した場合、タングステンポリサイドゲートの加工直後に酸化工程、７００℃以上の酸素雰囲気を有する成膜工程を有するプロセスにはＤＣＳ−ＷＳｉｘ プロセスを用いるのが困難となっており、問題となっている。
【０００７】
本発明は、上記事情に鑑みなされたもので、ＤＣＳ−ＷＳｉｘ プロセスを用いて、酸化工程における異常酸化の発生を防止できる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、上記目的を達成するため、鋭意検討を重ねた結果、ＤＣＳをソースガスとして用いたＤＣＳ−ＷＳｉｘＣＶＤプロセスにおける特有の現象である上記タングステンリッチ層の生成を制御するため、例えばＣＶＤ初期の、フッ化高融点金属ガスと該フッ化高融点金属ガスの還元剤となる塩素導入シランを用いたＣＶＤで高融点シリサイド層を形成する際に、この塩素導入シランに対する該フッ化高融点金属ガスの流量比を制御して従来より還元剤を増加させ、その後は還元剤の量を従来と同様にしてタングステンシリサイド層を形成することにより、シリコン：高融点金属の元素比＝２．４〜３：１の比の層をポリシリコンとの界面近傍に形成でき、この比較的シリコンリッチである界面近傍層が耐酸化性を有するため、かかる高融点ポリサイドゲート電極加工直後に、酸化工程があるプロセスにおいても、異常酸化が生じず、形状が安定で、使用するに足るタングステンシリサイド層を形成できることを見い出し、本発明をなすに至った。
【０００９】
従って、本発明は、ポリシリコン層を形成した後、その上に高融点金属シリサイド層を堆積してポリサイド層を形成する工程を有する半導体装置の製造方法において、該高融点金属シリサイドがフッ化高融点金属の還元剤として塩素導入シランを用いたＣＶＤにより形成され、かつ該ポリシリコン層との界面近傍におけるシリコン：高融点金属の元素比＝２．４５〜３：１であることを特徴とする半導体装置の製造方法を提供する。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について具体的に説明するが、本発明は、下記の実施の形態に限定されるものではない。
【００１１】
本発明の半導体装置の製造方法の特徴は、塩素導入シランを還元剤として用いたプロセスにおけるポリシリコン層との界面近傍の高融点金属シリサイド層の組成である。
【００１２】
この高融点金属シリサイド層の界面近傍層は、シリコン：高融点金属の元素比＝２．４５〜３：１、好ましくは、２．５〜２．８のシリコンリッチである必要がある。これよりシリコンの組成が低いと高融点金属リッチ層となって、異常酸化が起こるおそれがあり、一方、シリコンが多すぎると、電気抵抗値が高くなって配線抵抗が大きくなり、好ましくない。少なくともポリシリコン層との界面から数ｎｍ〜１５ｎｍ程度の範囲までこの組成比を有することが好ましく、また、高融点金属シリサイド層全体がこのような組成を有していても良い。高融点金属シリサイドの膜厚は、通常と同じでよく、例えば７０〜１００ｎｍ程度である。
【００１３】
高融点金属としては、タングステン（Ｗ）が普通であるが、その他、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏ等を例示することができる。
【００１４】
このような高融点金属シリサイドは、塩素導入シランをＷＦ６ 等のフッ化高融点金属の還元剤として用いるＣＶＤ法で形成することができる。ここで、塩素導入シランとしては、代表的にはジクロロシラン（ＳｉＨ２ Ｃｌ２ ）（ＤＣＳ）であるが、その他、ＳｉＣｌ４ 、ＳｉＨＣｌ３ 、ＳｉＨ３ Ｃｌがある。なお、ＣＶＤの方法としては制限はなく、例えば常圧ＣＶＤ、減圧ＣＶＤ等何れでも良く、また、ＣＶＤ装置としては、熱ＣＶＤ装置、プラズマＣＶＤ装置、光ＣＶＤ装置、マイクロはプラズマＣＶＤ装置、レーザーＣＶＤ装置等何れでも良い。
【００１５】
塩素導入シランとフッ化高融点金属ＭとのＣＶＤガスの組成比Ｓｉ／Ｍは、従来では、ＣＶＤ初期から例えばＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍの組成比で行っていた。このような組成比でタングステンシリサイド層を堆積すると、図２に示したように、ポリシリコンとの界面近傍にＳｉ／Ｗが２以下のタングステンリッチな層３２ａが形成され、このタングステンリッチな層は極めて酸化されやすく、ソース・ドレインのイオン注入後の活性化を行うアニーリング、あるいはゲート電極を被覆するためのＬＰ−ＴＥＯＳ層形成時の７００℃程度のＣＶＤなどの７００℃以上の酸素雰囲気が存在する成膜プロセスがある場合、タングステンシリサイド膜に異常酸化が発生する。この状態を示したのが図６に示すＳＥＭ観察の写真である。この写真は下から上にやや右斜め方向にタングステンポリサイドのゲート電極が数本配線されているが、図２（ｃ）に示したように、ゲート電極が異常酸化により膨張して樹氷のような形状になり、ゲートとして使用できる形状を保っていない状態を示している。
【００１６】
本発明においては、ポリシリコンとの界面近傍のタングステンシリサイドをシリコンリッチとするために、塩素導入シラン（Ｓｉ）／ＷＦ６ （Ｗ）＝７０／１〜２５０／１、好ましくは９０／１〜１５０／１の範囲としてシリコンリッチ層をポリシリコンとの界面近傍に形成する。ＣＶＤ初期にＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝３００ｓｃｃｍ／３ｓｃｃｍ、基板温度５９５℃、圧力１３３Ｐａの還元剤リッチの条件で成膜し、その後ＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍの組成比、基板温度５９５℃、圧力１３３Ｐａの通常の条件でタングステンポリサイドの堆積を行ったときの還元剤リッチとした成膜時間（秒）をパラメーターとして膜厚に対するタングステンシリサイドの組成を検討した。
【００１７】
図３はその結果を示すもので、横軸にタングステンシリサイドの膜厚（膜厚０がポリシリコンとの界面）、縦軸にＳｉ／Ｗ組成比のグラフを示す。このグラフからわかるように、還元剤リッチの成膜時間が５秒（図面中Ａ線）では、ポリシリコンの界面から１０ｎｍ程度まではＳｉ／Ｗ組成比が２．２〜２．４のタングステンリッチ層が形成されていることが認められる。５秒のＣＶＤでは、膜厚が約３ｎｍである。しかし、１０秒以上（図面Ｂ線、Ｃ線）では、界面のＳｉ／Ｗ組成比は２．４５以上となる。
【００１８】
図４は、ＣＶＤ初期に還元剤リッチの条件で５秒間ＷＳｉｘ のｘ＝２．３、２．４、２．６となる条件でタングステンシリサイドの堆積を行い、ゲート電極のパターニング直後にＬＰ−ＴＥＯＳを２０ｎｍ堆積した後のゲート電極の顕微鏡写真である。この図から、ＷＳｉｘ のｘ＝２．４５以下では、異常酸化が激しく、２．６ではほとんど異常酸化が生じていないことが認められる。
【００１９】
また、図５は、ＣＶＤ初期に還元剤リッチの条件で１０秒間ＷＳｉｘ のｘ＝２．３、２．６となる条件でタングステンシリサイドの堆積を行い、ゲート電極のパターニング直後にＬＰ−ＴＥＯＳを２０ｎｍ堆積した後のゲート電極の顕微鏡写真である。この図から、ＷＳｉｘ のｘ＝２．３では、異常酸化が激しく、２．６では異常酸化が生じていないことが認められる。
【００２０】
以上の結果から、ＷＳｉｘ のｘ＝２．４５以上であれば異常酸化を抑制することができる。但し、ｘ＝３を超えると抵抗値が増大するため、好ましくない。また、この還元剤リッチの条件での成膜の膜厚は、数ｎｍ〜１５ｎｍ程度である。
【００２１】
図１は、本発明の半導体装置の製造方法の工程の一例を示すもので、例えばトランジスタのゲート電極に適用した例を示す。まず、図１（ａ）に示すように、基板１０表面を熱酸化等してゲート絶縁膜２１を例えば数ｎｍ〜１０ｎｍ程度の膜厚で形成する。次に、例えばポリシリコン層３１をＣＶＤにより７０〜１００ｎｍ程度の膜厚で堆積する。その後、高融点金属シリサイド３２が、フッ化高融点金属ガスとこのフッ化高融点金属ガスの還元剤となる塩素導入シランを用いたＣＶＤにより形成され、かつこの塩素導入シランに対するフッ化高融点金属ガスの流量比を制御し、塩素を導入したシランを用いてＷＦ ６ を還元している。この場合、初期には上記のような還元剤リッチの条件でＣＶＤを行い、ポリシリコン層との界面近傍にシリコン：高融点金属の元素比＝２．４５〜３：１となるような界面近傍層３３を形成する。その後、通常の高融点金属シリサイド形成の条件で高融点金属シリサイド層３２の堆積を行う。次いで、例えば反射防止膜をその上に成膜し、図１（ａ）に示すような積層構造を得る。
【００２２】
次に、図１（ｂ）に示すように、ゲート電極のパターニングを行い、積層構造をカットする。これにより、高融点金属シリサイド３２，３３の側面が露出するが、本形態による高融点金属シリサイド（界面近傍層）３３は、耐酸化性を有するため、その後のＬＰ−ＴＥＯＳの堆積工程における７００℃程度の酸化条件、あるいはソース・ドレイン拡散層の活性化のアニーリングにおける８５０℃程度の酸化条件によっても酸化を受けず、不良が生じない。また、ＷＦ６ の還元剤として塩素導入シランを用いているため、高融点金属シリサイド層３２，３３にはフッ素含有量が少なく、熱処理後のゲート酸化膜の膜厚の増加が生じがたい。なお、図１では界面近傍層３３と高融点金属シリサイド層３２とは、分離しているような状態に記載されているが、実際にはこれらの両者の組成が同じ場合もあり、必ずしも区別できる状態にない場合もある。
【００２３】
以上の工程は、ポリシリコンと高融点金属シリサイドの積層構造をトランジスタのゲート電極（ワード線）に適用した例を示したが、本発明はこれ以外の配線層にも適用できることはもちろんである。
【００２４】
［実施例１］
この実施例は、半導体集積回路製造の際に、シリコン半導体ウエハ上にタングステンポリサイドゲート電極が必要で、かつそのＷＳｉｘ 成膜をＤＣＳを用い、かつタングステンポリサイドゲート加工後に７００℃以上の酸素雰囲気を有する熱処理を行うプロセスを用いる場合に、耐酸化性のタングステンポリサイド形成が可能であるため、有効である。
【００２５】
まず、図１（ａ）に示すように、シリコン基板１０表面にゲート酸化膜２１をおおよそ５ｎｍ成膜し、その後、不純物含有ポリシリコン膜３１を、例えば
ガス：ＳｉＨ４ ／Ｈ２ ／ＰＨ３ ＝０．４５ｓｌｍ／１０ｓｌｍ／２０ｓｃｃｍ、圧力：１０．６ｋＰａ、
基板温度：６２０℃
の条件で約１００ｎｍ成膜する。
【００２６】
その後、例えばＷＳｉｘ 膜の界面近傍層（Ｓｉ／Ｗ＝２．６程度）３３を、例えば
ガス：ＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝３００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
の条件で約１０ｎｍ成膜する。
【００２７】
その後、通常のＷＳｉｘ 膜３２を例えば
ガス：ＳｉＨ２ Ｃｌ２ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
でＳｉ／Ｗ＝２．６程度の膜を約９０ｎｍ成膜する。
【００２８】
この後に、タングステンポリサイドの加工を行うために、反射防止膜（Ｐ−ＳｉＯＮ）４０を、例えば
ガス：ＳＩＨ４ ／Ｎ２ Ｏ＝１５７ｓｃｃｍ／２５０ｓｃｃｍ
基板温度：４００℃
圧力：０．３３ｋＰａ
電極間隔：１０．１６ｍｍ
ＲＦパワー：１９０Ｗ
の条件で約２７ｎｍ成膜を行う。
【００２９】
この後、レジストを塗布し露光によりレジストパターンを形成する。その後、エッチングを行いゲート電極のパターニングを行う。このエッチングは、例えばＷＳｉｘ ：Ｃｌ２ ＝２５ｓｃｃｍ、圧力＝１．８ｍＴｏｒｒ、ＲＦ＝６００Ｗ
ポリシリコン：Ｃｌ２ ＝３０ｓｃｃｍ、ＨＢｒ＝３０ｓｃｃｍ、圧力２．０ｍＴｏｒｒ、ＲＦ＝６００Ｗ
で加工する。その後、ＬＰ−ＴＥＯＳを成膜する。このとき、７００℃以上の酸素雰囲気中で酸化が行われる。
【００３０】
従来のものであれば、異常酸化がタングステンリッチ層で起こるが、上記の如くタングステンシリサイドの堆積初期に還元剤リッチの条件で行っているため、タングステンシリサイド層はポリシリコンとの界面近傍も含めてほぼ全体がＳｉ／Ｗ＝２．６程度になっており、異常酸化は生じず、良好なタングステンポリサイドの形状を得ることができる。
【００３１】
［第２実施例］
実施例１では、ＤＣＳを還元剤として用いていたが、ＤＣＳの代わりにＳｉＨＣｌ３ 、ＳｉＨ３ Ｃｌ、ＳｉＣｌ４ を用いる。その堆積初期のシリコンリッチとする条件としては、例えば、
ガス：ＳｉＨＣｌ３ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
ガス：ＳｉＨ３ Ｃｌ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
ガス：ＳｉＣｌ４ ／ＷＦ６ ＝１００ｓｃｃｍ／３ｓｃｃｍ、
基板温度：５９５℃、
圧力：１３３Ｐａ
の条件で、ポリシリコンとの界面近傍に１０ｎｍ程度の膜厚のＳｉ／Ｗ＝２．６程度を形成できる。これにより、ゲート電極には異常酸化は生じず、良好なタングステンポリサイドの形状を得ることができる。
【００３２】
【発明の効果】
本発明の半導体装置の製造方法によれば、塩素を導入したシランを用いて形成した高融点ポリサイド配線に耐酸化性を与えて、良好な形状の配線層を得ることができる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は本発明の半導体装置の製造方法にかかるゲート電極形成工程を示すそれぞれ断面図である。
【図２】（ａ）〜（ｃ）は、従来のゲート電極形成工程を示すそれぞれ断面図である。
【図３】還元剤リッチ条件の成膜時間をパラメーターとしたときのタングステンシリサイドの膜厚とＳｉ／Ｗ組成比の関係を示すグラフである。
【図４】還元剤リッチ条件の成膜時間が５秒でのＳｉ／Ｗ組成比を変えたときに酸化工程後のゲート電極状態を示す顕微鏡写真であり、（１）はｘ＝２．３、（２）はｘ＝２．４、（３）はｘ＝２．６の場合を示す。
【図５】還元剤リッチ条件の成膜時間が１０秒でのＳｉ／Ｗ組成比を変えたときに酸化工程後のゲート電極状態を示す顕微鏡写真であり、（１）はｘ＝２．３、（２）はｘ＝２．６の場合を示す。
【図６】従来の工程により得られたタングステンポリサイドゲート電極の酸化工程後の異常酸化によりゲートが膨張した状態を示す顕微鏡写真である。
【符号の説明】
１０…基板、２１…ゲート酸化膜、３１…ポリシリコン層、３３…界面近傍層、３２…高融点金属シリサイド層
Claims (1)
- ポリシリコン層を形成した後、その上に高融点金属シリサイド層を堆積してポリサイド層を形成する工程を有する半導体装置の製造方法において、
該高融点金属シリサイド層が、フッ化高融点金属ガスと該フッ化高融点金属ガスの還元剤となる塩素導入シランを用いたＣＶＤにより形成され、かつ該塩素導入シランに対する該フッ化高融点金属ガスの流量比を制御することによって、該ポリシリコン層との界面近傍におけるシリコン：高融点金属の元素比＝２．４５〜３：１であることを特徴とする半導体装置の製造方法。
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