JP3564908B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、タングステンポリサイド配線層、すなわちポリシリコンと高融点金属シリコンとの積層構造の配線層を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来、ポリシリコンの高抵抗を低抵抗化する手法として、タングステンシリサイドWSix (理論比はx=2)膜が、トランジスタのゲート電極形成に用いられている。タングステンシリサイドをCVDによりポリシリコン層の上に堆積する場合は、これまでSiH4 をWF6 の還元剤として用いていたが、WSix 中のフッ素含有量が多くなり、熱処理後のゲート酸化膜厚の増加が無視できないものになってきたため、還元剤として、SiH2 Cl2 (以下、DCSという場合がある)を用い、タングステンシリサイド膜中のフッ素含有量を少なくする方法が一般的になってきた。
【0003】
【発明が解決しようとする課題】
しかしながら、DCSを還元剤として用いる場合、問題点があった。これを説明するため、従来のタングステンポリサイドゲート電極の形成方法を図2を参照して説明する。まず、図2(a)に示すように、シリコン基板10表面にゲート酸化膜21を熱酸化等で形成した後、ポリシリコン31をCVDで堆積し、次いでDCSを還元剤としてWF6 を還元してタングステンシリサイド32を堆積する。このとき、DCSを還元剤として用いてタングステンシリサイド膜32を成膜した場合、下地のポリシリコン層31とタングステンシリサイド膜32の界面近傍に、Si/W≦2.0のタングステンリッチのタングステンシリサイド32aが形成される。
【0004】
次に、図2(b)に示すように、反射防止膜40を形成した後、タングステンシリサイド層32、タングステンリッチ層32a、ポリシリコン31、ゲート酸化膜21を順次パターニングして配線層(ゲート電極)を形成する。
【0005】
しかし、DCSを用いた場合に特有なタングステンシリサイド層堆積の初期の段階で生じる上記タングステンリッチ層32aは、従来用いてきたスパッタリングにより形成したタングステンシリサイド膜、SIH4 を還元剤として形成したタングステンシリサイド膜より耐酸化性がない。そのため、ゲート電極のパターニング後、ソース・ドレインの不純物のイオン注入を活性化するための850℃程度におけるアニーリング、あるいはゲート電極を被覆するためのLP−TEOS層形成時の700℃程度のCVDなどの700℃以上の酸素雰囲気が存在する成膜プロセスがある場合、タングステンリッチ層32aに異常酸化が発生し、図2(c)に示すように、タングステンリッチ層が酸化膨張50し、ゲートとして使用できる形状を保てず、不良となってしまう場合がある。
【0006】
このような異常酸化が起こるため、タングステンポリサイドゲートをDCS−WSix で成膜した場合、タングステンポリサイドゲートの加工直後に酸化工程、700℃以上の酸素雰囲気を有する成膜工程を有するプロセスにはDCS−WSix プロセスを用いるのが困難となっており、問題となっている。
【0007】
本発明は、上記事情に鑑みなされたもので、DCS−WSix プロセスを用いて、酸化工程における異常酸化の発生を防止できる半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明者は、上記目的を達成するため、鋭意検討を重ねた結果、DCSをソースガスとして用いたDCS−WSixCVDプロセスにおける特有の現象である上記タングステンリッチ層の生成を制御するため、例えばCVD初期の、フッ化高融点金属ガスと該フッ化高融点金属ガスの還元剤となる塩素導入シランを用いたCVDで高融点シリサイド層を形成する際に、この塩素導入シランに対する該フッ化高融点金属ガスの流量比を制御して従来より還元剤を増加させ、その後は還元剤の量を従来と同様にしてタングステンシリサイド層を形成することにより、シリコン:高融点金属の元素比=2.4〜3:1の比の層をポリシリコンとの界面近傍に形成でき、この比較的シリコンリッチである界面近傍層が耐酸化性を有するため、かかる高融点ポリサイドゲート電極加工直後に、酸化工程があるプロセスにおいても、異常酸化が生じず、形状が安定で、使用するに足るタングステンシリサイド層を形成できることを見い出し、本発明をなすに至った。
【0009】
従って、本発明は、ポリシリコン層を形成した後、その上に高融点金属シリサイド層を堆積してポリサイド層を形成する工程を有する半導体装置の製造方法において、該高融点金属シリサイドがフッ化高融点金属の還元剤として塩素導入シランを用いたCVDにより形成され、かつ該ポリシリコン層との界面近傍におけるシリコン:高融点金属の元素比=2.45〜3:1であることを特徴とする半導体装置の製造方法を提供する。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態について具体的に説明するが、本発明は、下記の実施の形態に限定されるものではない。
【0011】
本発明の半導体装置の製造方法の特徴は、塩素導入シランを還元剤として用いたプロセスにおけるポリシリコン層との界面近傍の高融点金属シリサイド層の組成である。
【0012】
この高融点金属シリサイド層の界面近傍層は、シリコン:高融点金属の元素比=2.45〜3:1、好ましくは、2.5〜2.8のシリコンリッチである必要がある。これよりシリコンの組成が低いと高融点金属リッチ層となって、異常酸化が起こるおそれがあり、一方、シリコンが多すぎると、電気抵抗値が高くなって配線抵抗が大きくなり、好ましくない。少なくともポリシリコン層との界面から数nm〜15nm程度の範囲までこの組成比を有することが好ましく、また、高融点金属シリサイド層全体がこのような組成を有していても良い。高融点金属シリサイドの膜厚は、通常と同じでよく、例えば70〜100nm程度である。
【0013】
高融点金属としては、タングステン(W)が普通であるが、その他、Mo、Ti、Ta、Co等を例示することができる。
【0014】
このような高融点金属シリサイドは、塩素導入シランをWF6 等のフッ化高融点金属の還元剤として用いるCVD法で形成することができる。ここで、塩素導入シランとしては、代表的にはジクロロシラン(SiH2 Cl2 )(DCS)であるが、その他、SiCl4 、SiHCl3 、SiH3 Clがある。なお、CVDの方法としては制限はなく、例えば常圧CVD、減圧CVD等何れでも良く、また、CVD装置としては、熱CVD装置、プラズマCVD装置、光CVD装置、マイクロはプラズマCVD装置、レーザーCVD装置等何れでも良い。
【0015】
塩素導入シランとフッ化高融点金属MとのCVDガスの組成比Si/Mは、従来では、CVD初期から例えばSiH2 Cl2 /WF6 =100sccm/3sccmの組成比で行っていた。このような組成比でタングステンシリサイド層を堆積すると、図2に示したように、ポリシリコンとの界面近傍にSi/Wが2以下のタングステンリッチな層32aが形成され、このタングステンリッチな層は極めて酸化されやすく、ソース・ドレインのイオン注入後の活性化を行うアニーリング、あるいはゲート電極を被覆するためのLP−TEOS層形成時の700℃程度のCVDなどの700℃以上の酸素雰囲気が存在する成膜プロセスがある場合、タングステンシリサイド膜に異常酸化が発生する。この状態を示したのが図6に示すSEM観察の写真である。この写真は下から上にやや右斜め方向にタングステンポリサイドのゲート電極が数本配線されているが、図2(c)に示したように、ゲート電極が異常酸化により膨張して樹氷のような形状になり、ゲートとして使用できる形状を保っていない状態を示している。
【0016】
本発明においては、ポリシリコンとの界面近傍のタングステンシリサイドをシリコンリッチとするために、塩素導入シラン(Si)/WF6 (W)=70/1〜250/1、好ましくは90/1〜150/1の範囲としてシリコンリッチ層をポリシリコンとの界面近傍に形成する。CVD初期にSiH2 Cl2 /WF6 =300sccm/3sccm、基板温度595℃、圧力133Paの還元剤リッチの条件で成膜し、その後SiH2 Cl2 /WF6 =100sccm/3sccmの組成比、基板温度595℃、圧力133Paの通常の条件でタングステンポリサイドの堆積を行ったときの還元剤リッチとした成膜時間(秒)をパラメーターとして膜厚に対するタングステンシリサイドの組成を検討した。
【0017】
図3はその結果を示すもので、横軸にタングステンシリサイドの膜厚(膜厚0がポリシリコンとの界面)、縦軸にSi/W組成比のグラフを示す。このグラフからわかるように、還元剤リッチの成膜時間が5秒(図面中A線)では、ポリシリコンの界面から10nm程度まではSi/W組成比が2.2〜2.4のタングステンリッチ層が形成されていることが認められる。5秒のCVDでは、膜厚が約3nmである。しかし、10秒以上(図面B線、C線)では、界面のSi/W組成比は2.45以上となる。
【0018】
図4は、CVD初期に還元剤リッチの条件で5秒間WSix のx=2.3、2.4、2.6となる条件でタングステンシリサイドの堆積を行い、ゲート電極のパターニング直後にLP−TEOSを20nm堆積した後のゲート電極の顕微鏡写真である。この図から、WSix のx=2.45以下では、異常酸化が激しく、2.6ではほとんど異常酸化が生じていないことが認められる。
【0019】
また、図5は、CVD初期に還元剤リッチの条件で10秒間WSix のx=2.3、2.6となる条件でタングステンシリサイドの堆積を行い、ゲート電極のパターニング直後にLP−TEOSを20nm堆積した後のゲート電極の顕微鏡写真である。この図から、WSix のx=2.3では、異常酸化が激しく、2.6では異常酸化が生じていないことが認められる。
【0020】
以上の結果から、WSix のx=2.45以上であれば異常酸化を抑制することができる。但し、x=3を超えると抵抗値が増大するため、好ましくない。また、この還元剤リッチの条件での成膜の膜厚は、数nm〜15nm程度である。
【0021】
図1は、本発明の半導体装置の製造方法の工程の一例を示すもので、例えばトランジスタのゲート電極に適用した例を示す。まず、図1(a)に示すように、基板10表面を熱酸化等してゲート絶縁膜21を例えば数nm〜10nm程度の膜厚で形成する。次に、例えばポリシリコン層31をCVDにより70〜100nm程度の膜厚で堆積する。その後、高融点金属シリサイド32が、フッ化高融点金属ガスとこのフッ化高融点金属ガスの還元剤となる塩素導入シランを用いたCVDにより形成され、かつこの塩素導入シランに対するフッ化高融点金属ガスの流量比を制御し、塩素を導入したシランを用いてWF 6 を還元している。この場合、初期には上記のような還元剤リッチの条件でCVDを行い、ポリシリコン層との界面近傍にシリコン:高融点金属の元素比=2.45〜3:1となるような界面近傍層33を形成する。その後、通常の高融点金属シリサイド形成の条件で高融点金属シリサイド層32の堆積を行う。次いで、例えば反射防止膜をその上に成膜し、図1(a)に示すような積層構造を得る。
【0022】
次に、図1(b)に示すように、ゲート電極のパターニングを行い、積層構造をカットする。これにより、高融点金属シリサイド32,33の側面が露出するが、本形態による高融点金属シリサイド(界面近傍層)33は、耐酸化性を有するため、その後のLP−TEOSの堆積工程における700℃程度の酸化条件、あるいはソース・ドレイン拡散層の活性化のアニーリングにおける850℃程度の酸化条件によっても酸化を受けず、不良が生じない。また、WF6 の還元剤として塩素導入シランを用いているため、高融点金属シリサイド層32,33にはフッ素含有量が少なく、熱処理後のゲート酸化膜の膜厚の増加が生じがたい。なお、図1では界面近傍層33と高融点金属シリサイド層32とは、分離しているような状態に記載されているが、実際にはこれらの両者の組成が同じ場合もあり、必ずしも区別できる状態にない場合もある。
【0023】
以上の工程は、ポリシリコンと高融点金属シリサイドの積層構造をトランジスタのゲート電極(ワード線)に適用した例を示したが、本発明はこれ以外の配線層にも適用できることはもちろんである。
【0024】
[実施例1]
この実施例は、半導体集積回路製造の際に、シリコン半導体ウエハ上にタングステンポリサイドゲート電極が必要で、かつそのWSix 成膜をDCSを用い、かつタングステンポリサイドゲート加工後に700℃以上の酸素雰囲気を有する熱処理を行うプロセスを用いる場合に、耐酸化性のタングステンポリサイド形成が可能であるため、有効である。
【0025】
まず、図1(a)に示すように、シリコン基板10表面にゲート酸化膜21をおおよそ5nm成膜し、その後、不純物含有ポリシリコン膜31を、例えば
ガス:SiH4 /H2 /PH3 =0.45slm/10slm/20sccm、圧力:10.6kPa、
基板温度:620℃
の条件で約100nm成膜する。
【0026】
その後、例えばWSix 膜の界面近傍層(Si/W=2.6程度)33を、例えば
ガス:SiH2 Cl2 /WF6 =300sccm/3sccm、
基板温度:595℃、
圧力:133Pa
の条件で約10nm成膜する。
【0027】
その後、通常のWSix 膜32を例えば
ガス:SiH2 Cl2 /WF6 =100sccm/3sccm、
基板温度:595℃、
圧力:133Pa
でSi/W=2.6程度の膜を約90nm成膜する。
【0028】
この後に、タングステンポリサイドの加工を行うために、反射防止膜(P−SiON)40を、例えば
ガス:SIH4 /N2 O=157sccm/250sccm
基板温度:400℃
圧力:0.33kPa
電極間隔:10.16mm
RFパワー:190W
の条件で約27nm成膜を行う。
【0029】
この後、レジストを塗布し露光によりレジストパターンを形成する。その後、エッチングを行いゲート電極のパターニングを行う。このエッチングは、例えばWSix :Cl2 =25sccm、圧力=1.8mTorr、RF=600W
ポリシリコン:Cl2 =30sccm、HBr=30sccm、圧力2.0mTorr、RF=600W
で加工する。その後、LP−TEOSを成膜する。このとき、700℃以上の酸素雰囲気中で酸化が行われる。
【0030】
従来のものであれば、異常酸化がタングステンリッチ層で起こるが、上記の如くタングステンシリサイドの堆積初期に還元剤リッチの条件で行っているため、タングステンシリサイド層はポリシリコンとの界面近傍も含めてほぼ全体がSi/W=2.6程度になっており、異常酸化は生じず、良好なタングステンポリサイドの形状を得ることができる。
【0031】
[第2実施例]
実施例1では、DCSを還元剤として用いていたが、DCSの代わりにSiHCl3 、SiH3 Cl、SiCl4 を用いる。その堆積初期のシリコンリッチとする条件としては、例えば、
ガス:SiHCl3 /WF6 =100sccm/3sccm、
基板温度:595℃、
圧力:133Pa
ガス:SiH3 Cl/WF6 =100sccm/3sccm、
基板温度:595℃、
圧力:133Pa
ガス:SiCl4 /WF6 =100sccm/3sccm、
基板温度:595℃、
圧力:133Pa
の条件で、ポリシリコンとの界面近傍に10nm程度の膜厚のSi/W=2.6程度を形成できる。これにより、ゲート電極には異常酸化は生じず、良好なタングステンポリサイドの形状を得ることができる。
【0032】
【発明の効果】
本発明の半導体装置の製造方法によれば、塩素を導入したシランを用いて形成した高融点ポリサイド配線に耐酸化性を与えて、良好な形状の配線層を得ることができる。
【図面の簡単な説明】
【図1】(a)、(b)は本発明の半導体装置の製造方法にかかるゲート電極形成工程を示すそれぞれ断面図である。
【図2】(a)〜(c)は、従来のゲート電極形成工程を示すそれぞれ断面図である。
【図3】還元剤リッチ条件の成膜時間をパラメーターとしたときのタングステンシリサイドの膜厚とSi/W組成比の関係を示すグラフである。
【図4】還元剤リッチ条件の成膜時間が5秒でのSi/W組成比を変えたときに酸化工程後のゲート電極状態を示す顕微鏡写真であり、(1)はx=2.3、(2)はx=2.4、(3)はx=2.6の場合を示す。
【図5】還元剤リッチ条件の成膜時間が10秒でのSi/W組成比を変えたときに酸化工程後のゲート電極状態を示す顕微鏡写真であり、(1)はx=2.3、(2)はx=2.6の場合を示す。
【図6】従来の工程により得られたタングステンポリサイドゲート電極の酸化工程後の異常酸化によりゲートが膨張した状態を示す顕微鏡写真である。
【符号の説明】
10…基板、21…ゲート酸化膜、31…ポリシリコン層、33…界面近傍層、32…高融点金属シリサイド層
Claims (1)
- ポリシリコン層を形成した後、その上に高融点金属シリサイド層を堆積してポリサイド層を形成する工程を有する半導体装置の製造方法において、
該高融点金属シリサイド層が、フッ化高融点金属ガスと該フッ化高融点金属ガスの還元剤となる塩素導入シランを用いたCVDにより形成され、かつ該塩素導入シランに対する該フッ化高融点金属ガスの流量比を制御することによって、該ポリシリコン層との界面近傍におけるシリコン:高融点金属の元素比=2.45〜3:1であることを特徴とする半導体装置の製造方法。
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