JPH10189596A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189596A JPH10189596A JP34330996A JP34330996A JPH10189596A JP H10189596 A JPH10189596 A JP H10189596A JP 34330996 A JP34330996 A JP 34330996A JP 34330996 A JP34330996 A JP 34330996A JP H10189596 A JPH10189596 A JP H10189596A
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Abstract
(57)【要約】
【課題】ＤＣＳ−ＷＳｉx プロセスを用いて、酸化工程
における異常酸化の発生を防止できる半導体装置の製造
方法を提供する。 【解決手段】ポリシリコン層３１を形成した後、その上
に高融点金属シリサイド層３２を堆積してポリサイド層
を形成する工程を有する半導体装置の製造方法におい
て、高融点金属シリサイド３２がＷＦ6 の還元剤として
塩素導入シランを用いたＣＶＤにより形成され、かつポ
リシリコン層との界面近傍３３におけるシリコン：高融
点金属の元素比＝２．４５〜３：１とする。
における異常酸化の発生を防止できる半導体装置の製造
方法を提供する。 【解決手段】ポリシリコン層３１を形成した後、その上
に高融点金属シリサイド層３２を堆積してポリサイド層
を形成する工程を有する半導体装置の製造方法におい
て、高融点金属シリサイド３２がＷＦ6 の還元剤として
塩素導入シランを用いたＣＶＤにより形成され、かつポ
リシリコン層との界面近傍３３におけるシリコン：高融
点金属の元素比＝２．４５〜３：１とする。
Description
【０００１】
【発明の属する技術分野】本発明は、タングステンポリ
サイド配線層、すなわちポリシリコンと高融点金属シリ
コンとの積層構造の配線層を有する半導体装置の製造方
法に関する。
サイド配線層、すなわちポリシリコンと高融点金属シリ
コンとの積層構造の配線層を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来、ポリシリコンの高抵抗を低抵抗化
する手法として、タングステンシリサイドＷＳｉx （理
論比はｘ＝２）膜が、トランジスタのゲート電極形成に
用いられている。タングステンシリサイドをＣＶＤによ
りポリシリコン層の上に堆積する場合は、これまでＳｉ
Ｈ4 をＷＦ6 の還元剤として用いていたが、ＷＳｉx 中
のフッ素含有量が多くなり、熱処理後のゲート酸化膜厚
の増加が無視できないものになってきたため、還元剤と
して、ＳｉＨ2 Ｃｌ2 （以下、ＤＣＳという場合があ
る）を用い、タングステンシリサイド膜中のフッ素含有
量を少なくする方法が一般的になってきた。
する手法として、タングステンシリサイドＷＳｉx （理
論比はｘ＝２）膜が、トランジスタのゲート電極形成に
用いられている。タングステンシリサイドをＣＶＤによ
りポリシリコン層の上に堆積する場合は、これまでＳｉ
Ｈ4 をＷＦ6 の還元剤として用いていたが、ＷＳｉx 中
のフッ素含有量が多くなり、熱処理後のゲート酸化膜厚
の増加が無視できないものになってきたため、還元剤と
して、ＳｉＨ2 Ｃｌ2 （以下、ＤＣＳという場合があ
る）を用い、タングステンシリサイド膜中のフッ素含有
量を少なくする方法が一般的になってきた。
【０００３】
【発明が解決しようとする課題】しかしながら、ＤＣＳ
を還元剤として用いる場合、問題点があった。これを説
明するため、従来のタングステンポリサイドゲート電極
の形成方法を図２を参照して説明する。まず、図２
（ａ）に示すように、シリコン基板１０表面にゲート酸
化膜２１を熱酸化等で形成した後、ポリシリコン３１を
ＣＶＤで堆積し、次いでＤＣＳを還元剤としてＷＦ6 を
還元してタングステンシリサイド３２を堆積する。この
とき、ＤＣＳを還元剤として用いてタングステンシリサ
イド膜３２を成膜した場合、下地のポリシリコン層３１
とタングステンシリサイド膜３２の界面近傍に、Ｓｉ／
Ｗ≦２．０のタングステンリッチのタングステンシリサ
イド３２ａが形成される。
を還元剤として用いる場合、問題点があった。これを説
明するため、従来のタングステンポリサイドゲート電極
の形成方法を図２を参照して説明する。まず、図２
（ａ）に示すように、シリコン基板１０表面にゲート酸
化膜２１を熱酸化等で形成した後、ポリシリコン３１を
ＣＶＤで堆積し、次いでＤＣＳを還元剤としてＷＦ6 を
還元してタングステンシリサイド３２を堆積する。この
とき、ＤＣＳを還元剤として用いてタングステンシリサ
イド膜３２を成膜した場合、下地のポリシリコン層３１
とタングステンシリサイド膜３２の界面近傍に、Ｓｉ／
Ｗ≦２．０のタングステンリッチのタングステンシリサ
イド３２ａが形成される。
【０００４】次に、図２（ｂ）に示すように、反射防止
膜４０を形成した後、タングステンシリサイド層３２、
タングステンリッチ層３２ａ、ポリシリコン３１、ゲー
ト酸化膜２１を順次パターニングして配線層（ゲート電
極）を形成する。
膜４０を形成した後、タングステンシリサイド層３２、
タングステンリッチ層３２ａ、ポリシリコン３１、ゲー
ト酸化膜２１を順次パターニングして配線層（ゲート電
極）を形成する。
【０００５】しかし、ＤＣＳを用いた場合に特有なタン
グステンシリサイド層堆積の初期の段階で生じる上記タ
ングステンリッチ層３２ａは、従来用いてきたスパッタ
リングにより形成したタングステンシリサイド膜、ＳＩ
Ｈ4 を還元剤として形成したタングステンシリサイド膜
より耐酸化性がない。そのため、ゲート電極のパターニ
ング後、ソース・ドレインの不純物のイオン注入を活性
化するための８５０℃程度におけるアニーリング、ある
いはゲート電極を被覆するためのＬＰ−ＴＥＯＳ層形成
時の７００℃程度のＣＶＤなどの７００℃以上の酸素雰
囲気が存在する成膜プロセスがある場合、タングステン
リッチ層３２ａに異常酸化が発生し、図２（ｃ）に示す
ように、タングステンリッチ層が酸化膨張５０し、ゲー
トとして使用できる形状を保てず、不良となってしまう
場合がある。
グステンシリサイド層堆積の初期の段階で生じる上記タ
ングステンリッチ層３２ａは、従来用いてきたスパッタ
リングにより形成したタングステンシリサイド膜、ＳＩ
Ｈ4 を還元剤として形成したタングステンシリサイド膜
より耐酸化性がない。そのため、ゲート電極のパターニ
ング後、ソース・ドレインの不純物のイオン注入を活性
化するための８５０℃程度におけるアニーリング、ある
いはゲート電極を被覆するためのＬＰ−ＴＥＯＳ層形成
時の７００℃程度のＣＶＤなどの７００℃以上の酸素雰
囲気が存在する成膜プロセスがある場合、タングステン
リッチ層３２ａに異常酸化が発生し、図２（ｃ）に示す
ように、タングステンリッチ層が酸化膨張５０し、ゲー
トとして使用できる形状を保てず、不良となってしまう
場合がある。
【０００６】このような異常酸化が起こるため、タング
ステンポリサイドゲートをＤＣＳ−ＷＳｉx で成膜した
場合、タングステンポリサイドゲートの加工直後に酸化
工程、７００℃以上の酸素雰囲気を有する成膜工程を有
するプロセスにはＤＣＳ−ＷＳｉx プロセスを用いるの
が困難となっており、問題となっている。
ステンポリサイドゲートをＤＣＳ−ＷＳｉx で成膜した
場合、タングステンポリサイドゲートの加工直後に酸化
工程、７００℃以上の酸素雰囲気を有する成膜工程を有
するプロセスにはＤＣＳ−ＷＳｉx プロセスを用いるの
が困難となっており、問題となっている。
【０００７】本発明は、上記事情に鑑みなされたもの
で、ＤＣＳ−ＷＳｉx プロセスを用いて、酸化工程にお
ける異常酸化の発生を防止できる半導体装置の製造方法
を提供することを目的とする。
で、ＤＣＳ−ＷＳｉx プロセスを用いて、酸化工程にお
ける異常酸化の発生を防止できる半導体装置の製造方法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、上記目的を
達成するため、鋭意検討を重ねた結果、ＤＣＳをソース
ガスとして用いたＤＣＳ−ＷＳｉx ＣＶＤプロセスにお
ける特有の現象である上記タングステンリッチ層の生成
を抑制するため、例えばＣＶＤ初期におけるＤＣＳ等の
塩素導入シラン還元剤とＷＦ6 との流量比を従来より還
元剤を増加させ、その後は還元剤の量を従来と同様にし
てタングステンシリサイド層を形成することにより、シ
リコン：高融点金属の元素比＝２．４〜３：１の比の層
をポリシリコンとの界面近傍に形成でき、この比較的シ
リコンリッチである界面近傍層が耐酸化性を有するた
め、かかる高融点ポリサイドゲート電極加工直後に、酸
化工程があるプロセスにおいても、異常酸化が生じず、
形状が安定で、使用するに足るタングステンシリサイド
層を形成できることを見い出し、本発明をなすに至っ
た。
達成するため、鋭意検討を重ねた結果、ＤＣＳをソース
ガスとして用いたＤＣＳ−ＷＳｉx ＣＶＤプロセスにお
ける特有の現象である上記タングステンリッチ層の生成
を抑制するため、例えばＣＶＤ初期におけるＤＣＳ等の
塩素導入シラン還元剤とＷＦ6 との流量比を従来より還
元剤を増加させ、その後は還元剤の量を従来と同様にし
てタングステンシリサイド層を形成することにより、シ
リコン：高融点金属の元素比＝２．４〜３：１の比の層
をポリシリコンとの界面近傍に形成でき、この比較的シ
リコンリッチである界面近傍層が耐酸化性を有するた
め、かかる高融点ポリサイドゲート電極加工直後に、酸
化工程があるプロセスにおいても、異常酸化が生じず、
形状が安定で、使用するに足るタングステンシリサイド
層を形成できることを見い出し、本発明をなすに至っ
た。
【０００９】従って、本発明は、ポリシリコン層を形成
した後、その上に高融点金属シリサイド層を堆積してポ
リサイド層を形成する工程を有する半導体装置の製造方
法において、該高融点金属シリサイドがフッ化高融点金
属の還元剤として塩素導入シランを用いたＣＶＤにより
形成され、かつ該ポリシリコン層との界面近傍における
シリコン：高融点金属の元素比＝２．４５〜３：１であ
ることを特徴とする半導体装置の製造方法を提供する。
した後、その上に高融点金属シリサイド層を堆積してポ
リサイド層を形成する工程を有する半導体装置の製造方
法において、該高融点金属シリサイドがフッ化高融点金
属の還元剤として塩素導入シランを用いたＣＶＤにより
形成され、かつ該ポリシリコン層との界面近傍における
シリコン：高融点金属の元素比＝２．４５〜３：１であ
ることを特徴とする半導体装置の製造方法を提供する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施の形態に
限定されるものではない。
て具体的に説明するが、本発明は、下記の実施の形態に
限定されるものではない。
【００１１】本発明の半導体装置の製造方法の特徴は、
塩素導入シランを還元剤として用いたプロセスにおける
ポリシリコン層との界面近傍の高融点金属シリサイド層
の組成である。
塩素導入シランを還元剤として用いたプロセスにおける
ポリシリコン層との界面近傍の高融点金属シリサイド層
の組成である。
【００１２】この高融点金属シリサイド層の界面近傍層
は、シリコン：高融点金属の元素比＝２．４５〜３：
１、好ましくは、２．５〜２．８のシリコンリッチであ
る必要がある。これよりシリコンの組成が低いと高融点
金属リッチ層となって、異常酸化が起こるおそれがあ
り、一方、シリコンが多すぎると、電気抵抗値が高くな
って配線抵抗が大きくなり、好ましくない。少なくとも
ポリシリコン層との界面から数ｎｍ〜１５ｎｍ程度の範
囲までこの組成比を有することが好ましく、また、高融
点金属シリサイド層全体がこのような組成を有していて
も良い。高融点金属シリサイドの膜厚は、通常と同じで
よく、例えば７０〜１００ｎｍ程度である。
は、シリコン：高融点金属の元素比＝２．４５〜３：
１、好ましくは、２．５〜２．８のシリコンリッチであ
る必要がある。これよりシリコンの組成が低いと高融点
金属リッチ層となって、異常酸化が起こるおそれがあ
り、一方、シリコンが多すぎると、電気抵抗値が高くな
って配線抵抗が大きくなり、好ましくない。少なくとも
ポリシリコン層との界面から数ｎｍ〜１５ｎｍ程度の範
囲までこの組成比を有することが好ましく、また、高融
点金属シリサイド層全体がこのような組成を有していて
も良い。高融点金属シリサイドの膜厚は、通常と同じで
よく、例えば７０〜１００ｎｍ程度である。
【００１３】高融点金属としては、タングステン（Ｗ）
が普通であるが、その他、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏ等を
例示することができる。
が普通であるが、その他、Ｍｏ、Ｔｉ、Ｔａ、Ｃｏ等を
例示することができる。
【００１４】このような高融点金属シリサイドは、塩素
導入シランをＷＦ6 等のフッ化高融点金属の還元剤とし
て用いるＣＶＤ法で形成することができる。ここで、塩
素導入シランとしては、代表的にはジクロロシラン（Ｓ
ｉＨ2 Ｃｌ2 ）（ＤＣＳ）であるが、その他、ＳｉＣｌ
4 、ＳｉＨＣｌ3 、ＳｉＨ3 Ｃｌがある。なお、ＣＶＤ
の方法としては制限はなく、例えば常圧ＣＶＤ、減圧Ｃ
ＶＤ等何れでも良く、また、ＣＶＤ装置としては、熱Ｃ
ＶＤ装置、プラズマＣＶＤ装置、光ＣＶＤ装置、マイク
ロはプラズマＣＶＤ装置、レーザーＣＶＤ装置等何れで
も良い。
導入シランをＷＦ6 等のフッ化高融点金属の還元剤とし
て用いるＣＶＤ法で形成することができる。ここで、塩
素導入シランとしては、代表的にはジクロロシラン（Ｓ
ｉＨ2 Ｃｌ2 ）（ＤＣＳ）であるが、その他、ＳｉＣｌ
4 、ＳｉＨＣｌ3 、ＳｉＨ3 Ｃｌがある。なお、ＣＶＤ
の方法としては制限はなく、例えば常圧ＣＶＤ、減圧Ｃ
ＶＤ等何れでも良く、また、ＣＶＤ装置としては、熱Ｃ
ＶＤ装置、プラズマＣＶＤ装置、光ＣＶＤ装置、マイク
ロはプラズマＣＶＤ装置、レーザーＣＶＤ装置等何れで
も良い。
【００１５】塩素導入シランとフッ化高融点金属Ｍとの
ＣＶＤガスの組成比Ｓｉ／Ｍは、従来では、ＣＶＤ初期
から例えばＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝１００ｓｃｃｍ／
３ｓｃｃｍの組成比で行っていた。このような組成比で
タングステンシリサイド層を堆積すると、図２に示した
ように、ポリシリコンとの界面近傍にＳｉ／Ｗが２以下
のタングステンリッチな層３２ａが形成され、このタン
グステンリッチな層は極めて酸化されやすく、ソース・
ドレインのイオン注入後の活性化を行うアニーリング、
あるいはゲート電極を被覆するためのＬＰ−ＴＥＯＳ層
形成時の７００℃程度のＣＶＤなどの７００℃以上の酸
素雰囲気が存在する成膜プロセスがある場合、タングス
テンシリサイド膜に異常酸化が発生する。この状態を示
したのが図６に示すＳＥＭ観察の写真である。この写真
は下から上にやや右斜め方向にタングステンポリサイド
のゲート電極が数本配線されているが、図２（ｃ）に示
したように、ゲート電極が異常酸化により膨張して樹氷
のような形状になり、ゲートとして使用できる形状を保
っていない状態を示している。
ＣＶＤガスの組成比Ｓｉ／Ｍは、従来では、ＣＶＤ初期
から例えばＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝１００ｓｃｃｍ／
３ｓｃｃｍの組成比で行っていた。このような組成比で
タングステンシリサイド層を堆積すると、図２に示した
ように、ポリシリコンとの界面近傍にＳｉ／Ｗが２以下
のタングステンリッチな層３２ａが形成され、このタン
グステンリッチな層は極めて酸化されやすく、ソース・
ドレインのイオン注入後の活性化を行うアニーリング、
あるいはゲート電極を被覆するためのＬＰ−ＴＥＯＳ層
形成時の７００℃程度のＣＶＤなどの７００℃以上の酸
素雰囲気が存在する成膜プロセスがある場合、タングス
テンシリサイド膜に異常酸化が発生する。この状態を示
したのが図６に示すＳＥＭ観察の写真である。この写真
は下から上にやや右斜め方向にタングステンポリサイド
のゲート電極が数本配線されているが、図２（ｃ）に示
したように、ゲート電極が異常酸化により膨張して樹氷
のような形状になり、ゲートとして使用できる形状を保
っていない状態を示している。
【００１６】本発明においては、ポリシリコンとの界面
近傍のタングステンシリサイドをシリコンリッチとする
ために、塩素導入シラン（Ｓｉ）／ＷＦ6 （Ｗ）＝７０
／１〜２５０／１、好ましくは９０／１〜１５０／１の
範囲としてシリコンリッチ層をポリシリコンとの界面近
傍に形成する。ＣＶＤ初期にＳｉＨ2 Ｃｌ2 ／ＷＦ6＝
３００ｓｃｃｍ／３ｓｃｃｍ、基板温度５９５℃、圧力
１３３Ｐａの還元剤リッチの条件で成膜し、その後Ｓｉ
Ｈ2 Ｃｌ2 ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓｃｃｍの組
成比、基板温度５９５℃、圧力１３３Ｐａの通常の条件
でタングステンポリサイドの堆積を行ったときの還元剤
リッチとした成膜時間（秒）をパラメーターとして膜厚
に対するタングステンシリサイドの組成を検討した。
近傍のタングステンシリサイドをシリコンリッチとする
ために、塩素導入シラン（Ｓｉ）／ＷＦ6 （Ｗ）＝７０
／１〜２５０／１、好ましくは９０／１〜１５０／１の
範囲としてシリコンリッチ層をポリシリコンとの界面近
傍に形成する。ＣＶＤ初期にＳｉＨ2 Ｃｌ2 ／ＷＦ6＝
３００ｓｃｃｍ／３ｓｃｃｍ、基板温度５９５℃、圧力
１３３Ｐａの還元剤リッチの条件で成膜し、その後Ｓｉ
Ｈ2 Ｃｌ2 ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓｃｃｍの組
成比、基板温度５９５℃、圧力１３３Ｐａの通常の条件
でタングステンポリサイドの堆積を行ったときの還元剤
リッチとした成膜時間（秒）をパラメーターとして膜厚
に対するタングステンシリサイドの組成を検討した。
【００１７】図３はその結果を示すもので、横軸にタン
グステンシリサイドの膜厚（膜厚０がポリシリコンとの
界面）、縦軸にＳｉ／Ｗ組成比のグラフを示す。このグ
ラフからわかるように、還元剤リッチの成膜時間が５秒
（図面中Ａ線）では、ポリシリコンの界面から１０ｎｍ
程度まではＳｉ／Ｗ組成比が２．２〜２．４のタングス
テンリッチ層が形成されていることが認められる。５秒
のＣＶＤでは、膜厚が約３ｎｍである。しかし、１０秒
以上（図面Ｂ線、Ｃ線）では、界面のＳｉ／Ｗ組成比は
２．４５以上となる。
グステンシリサイドの膜厚（膜厚０がポリシリコンとの
界面）、縦軸にＳｉ／Ｗ組成比のグラフを示す。このグ
ラフからわかるように、還元剤リッチの成膜時間が５秒
（図面中Ａ線）では、ポリシリコンの界面から１０ｎｍ
程度まではＳｉ／Ｗ組成比が２．２〜２．４のタングス
テンリッチ層が形成されていることが認められる。５秒
のＣＶＤでは、膜厚が約３ｎｍである。しかし、１０秒
以上（図面Ｂ線、Ｃ線）では、界面のＳｉ／Ｗ組成比は
２．４５以上となる。
【００１８】図４は、ＣＶＤ初期に還元剤リッチの条件
で５秒間ＷＳｉx のｘ＝２．３、２．４、２．６となる
条件でタングステンシリサイドの堆積を行い、ゲート電
極のパターニング直後にＬＰ−ＴＥＯＳを２０ｎｍ堆積
した後のゲート電極の顕微鏡写真である。この図から、
ＷＳｉx のｘ＝２．４５以下では、異常酸化が激しく、
２．６ではほとんど異常酸化が生じていないことが認め
られる。
で５秒間ＷＳｉx のｘ＝２．３、２．４、２．６となる
条件でタングステンシリサイドの堆積を行い、ゲート電
極のパターニング直後にＬＰ−ＴＥＯＳを２０ｎｍ堆積
した後のゲート電極の顕微鏡写真である。この図から、
ＷＳｉx のｘ＝２．４５以下では、異常酸化が激しく、
２．６ではほとんど異常酸化が生じていないことが認め
られる。
【００１９】また、図５は、ＣＶＤ初期に還元剤リッチ
の条件で１０秒間ＷＳｉx のｘ＝２．３、２．６となる
条件でタングステンシリサイドの堆積を行い、ゲート電
極のパターニング直後にＬＰ−ＴＥＯＳを２０ｎｍ堆積
した後のゲート電極の顕微鏡写真である。この図から、
ＷＳｉx のｘ＝２．３では、異常酸化が激しく、２．６
では異常酸化が生じていないことが認められる。
の条件で１０秒間ＷＳｉx のｘ＝２．３、２．６となる
条件でタングステンシリサイドの堆積を行い、ゲート電
極のパターニング直後にＬＰ−ＴＥＯＳを２０ｎｍ堆積
した後のゲート電極の顕微鏡写真である。この図から、
ＷＳｉx のｘ＝２．３では、異常酸化が激しく、２．６
では異常酸化が生じていないことが認められる。
【００２０】以上の結果から、ＷＳｉx のｘ＝２．４５
以上であれば異常酸化を抑制することができる。但し、
ｘ＝３を超えると抵抗値が増大するため、好ましくな
い。また、この還元剤リッチの条件での成膜の膜厚は、
数ｎｍ〜１５ｎｍ程度である。
以上であれば異常酸化を抑制することができる。但し、
ｘ＝３を超えると抵抗値が増大するため、好ましくな
い。また、この還元剤リッチの条件での成膜の膜厚は、
数ｎｍ〜１５ｎｍ程度である。
【００２１】図１は、本発明の半導体装置の製造方法の
工程の一例を示すもので、例えばトランジスタのゲート
電極に適用した例を示す。まず、図１（ａ）に示すよう
に、基板１０表面を熱酸化等してゲート絶縁膜２１を例
えば数ｎｍ〜１０ｎｍ程度の膜厚で形成する。次に、例
えばポリシリコン層３１をＣＶＤにより７０〜１００ｎ
ｍ程度の膜厚で堆積する。その後、塩素を導入したシラ
ンを用いてＷＦ6 を還元して高融点金属シリサイド層３
２を形成する。この場合、初期には上記のような還元剤
リッチの条件でＣＶＤを行い、ポリシリコン層との界面
近傍にシリコン：高融点金属の元素比＝２．４５〜３：
１となるような界面近傍層３３を形成する。その後、通
常の高融点金属シリサイド形成の条件で高融点金属シリ
サイド層３２の堆積を行う。次いで、例えば反射防止膜
をその上に成膜し、図１（ａ）に示すような積層構造を
得る。
工程の一例を示すもので、例えばトランジスタのゲート
電極に適用した例を示す。まず、図１（ａ）に示すよう
に、基板１０表面を熱酸化等してゲート絶縁膜２１を例
えば数ｎｍ〜１０ｎｍ程度の膜厚で形成する。次に、例
えばポリシリコン層３１をＣＶＤにより７０〜１００ｎ
ｍ程度の膜厚で堆積する。その後、塩素を導入したシラ
ンを用いてＷＦ6 を還元して高融点金属シリサイド層３
２を形成する。この場合、初期には上記のような還元剤
リッチの条件でＣＶＤを行い、ポリシリコン層との界面
近傍にシリコン：高融点金属の元素比＝２．４５〜３：
１となるような界面近傍層３３を形成する。その後、通
常の高融点金属シリサイド形成の条件で高融点金属シリ
サイド層３２の堆積を行う。次いで、例えば反射防止膜
をその上に成膜し、図１（ａ）に示すような積層構造を
得る。
【００２２】次に、図１（ｂ）に示すように、ゲート電
極のパターニングを行い、積層構造をカットする。これ
により、高融点金属シリサイド３２，３３の側面が露出
するが、本形態による高融点金属シリサイド（界面近傍
層）３３は、耐酸化性を有するため、その後のＬＰ−Ｔ
ＥＯＳの堆積工程における７００℃程度の酸化条件、あ
るいはソース・ドレイン拡散層の活性化のアニーリング
における８５０℃程度の酸化条件によっても酸化を受け
ず、不良が生じない。また、ＷＦ6 の還元剤として塩素
導入シランを用いているため、高融点金属シリサイド層
３２，３３にはフッ素含有量が少なく、熱処理後のゲー
ト酸化膜の膜厚の増加が生じがたい。なお、図１では界
面近傍層３３と高融点金属シリサイド層３２とは、分離
しているような状態に記載されているが、実際にはこれ
らの両者の組成が同じ場合もあり、必ずしも区別できる
状態にない場合もある。
極のパターニングを行い、積層構造をカットする。これ
により、高融点金属シリサイド３２，３３の側面が露出
するが、本形態による高融点金属シリサイド（界面近傍
層）３３は、耐酸化性を有するため、その後のＬＰ−Ｔ
ＥＯＳの堆積工程における７００℃程度の酸化条件、あ
るいはソース・ドレイン拡散層の活性化のアニーリング
における８５０℃程度の酸化条件によっても酸化を受け
ず、不良が生じない。また、ＷＦ6 の還元剤として塩素
導入シランを用いているため、高融点金属シリサイド層
３２，３３にはフッ素含有量が少なく、熱処理後のゲー
ト酸化膜の膜厚の増加が生じがたい。なお、図１では界
面近傍層３３と高融点金属シリサイド層３２とは、分離
しているような状態に記載されているが、実際にはこれ
らの両者の組成が同じ場合もあり、必ずしも区別できる
状態にない場合もある。
【００２３】以上の工程は、ポリシリコンと高融点金属
シリサイドの積層構造をトランジスタのゲート電極（ワ
ード線）に適用した例を示したが、本発明はこれ以外の
配線層にも適用できることはもちろんである。
シリサイドの積層構造をトランジスタのゲート電極（ワ
ード線）に適用した例を示したが、本発明はこれ以外の
配線層にも適用できることはもちろんである。
【００２４】［実施例１］この実施例は、半導体集積回
路製造の際に、シリコン半導体ウエハ上にタングステン
ポリサイドゲート電極が必要で、かつそのＷＳｉx 成膜
をＤＣＳを用い、かつタングステンポリサイドゲート加
工後に７００℃以上の酸素雰囲気を有する熱処理を行う
プロセスを用いる場合に、耐酸化性のタングステンポリ
サイド形成が可能であるため、有効である。
路製造の際に、シリコン半導体ウエハ上にタングステン
ポリサイドゲート電極が必要で、かつそのＷＳｉx 成膜
をＤＣＳを用い、かつタングステンポリサイドゲート加
工後に７００℃以上の酸素雰囲気を有する熱処理を行う
プロセスを用いる場合に、耐酸化性のタングステンポリ
サイド形成が可能であるため、有効である。
【００２５】まず、図１（ａ）に示すように、シリコン
基板１０表面にゲート酸化膜２１をおおよそ５ｎｍ成膜
し、その後、不純物含有ポリシリコン膜３１を、例えば ガス：ＳｉＨ4 ／Ｈ2 ／ＰＨ3 ＝０．４５ｓｌｍ／１０
ｓｌｍ／２０ｓｃｃｍ、 圧力：１０．６ｋＰａ、 基板温度：６２０℃ の条件で約１００ｎｍ成膜する。
基板１０表面にゲート酸化膜２１をおおよそ５ｎｍ成膜
し、その後、不純物含有ポリシリコン膜３１を、例えば ガス：ＳｉＨ4 ／Ｈ2 ／ＰＨ3 ＝０．４５ｓｌｍ／１０
ｓｌｍ／２０ｓｃｃｍ、 圧力：１０．６ｋＰａ、 基板温度：６２０℃ の条件で約１００ｎｍ成膜する。
【００２６】その後、例えばＷＳｉx 膜の界面近傍層
（Ｓｉ／Ｗ＝２．６程度）３３を、例えば ガス：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝３００ｓｃｃｍ／３ｓ
ｃｃｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ の条件で約１０ｎｍ成膜する。
（Ｓｉ／Ｗ＝２．６程度）３３を、例えば ガス：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝３００ｓｃｃｍ／３ｓ
ｃｃｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ の条件で約１０ｎｍ成膜する。
【００２７】その後、通常のＷＳｉx 膜３２を例えば ガス：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓ
ｃｃｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ でＳｉ／Ｗ＝２．６程度の膜を約９０ｎｍ成膜する。
ｃｃｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ でＳｉ／Ｗ＝２．６程度の膜を約９０ｎｍ成膜する。
【００２８】この後に、タングステンポリサイドの加工
を行うために、反射防止膜（Ｐ−ＳｉＯＮ）４０を、例
えば ガス：ＳＩＨ4 ／Ｎ2 Ｏ＝１５７ｓｃｃｍ／２５０ｓｃ
ｃｍ 基板温度：４００℃ 圧力：０．３３ｋＰａ 電極間隔：１０．１６ｍｍ ＲＦパワー：１９０Ｗの条件で約２７ｎｍ成膜を行う。
を行うために、反射防止膜（Ｐ−ＳｉＯＮ）４０を、例
えば ガス：ＳＩＨ4 ／Ｎ2 Ｏ＝１５７ｓｃｃｍ／２５０ｓｃ
ｃｍ 基板温度：４００℃ 圧力：０．３３ｋＰａ 電極間隔：１０．１６ｍｍ ＲＦパワー：１９０Ｗの条件で約２７ｎｍ成膜を行う。
【００２９】この後、レジストを塗布し露光によりレジ
ストパターンを形成する。その後、エッチングを行いゲ
ート電極のパターニングを行う。このエッチングは、例
えば ＷＳｉx ：Ｃｌ2 ＝２５ｓｃｃｍ、圧力＝１．８ｍＴｏ
ｒｒ、ＲＦ＝６００Ｗ ポリシリコン：Ｃｌ2 ＝３０ｓｃｃｍ、ＨＢｒ＝３０ｓ
ｃｃｍ、 圧力２．０ｍＴｏｒｒ、ＲＦ＝６００Ｗ で加工する。その後、ＬＰ−ＴＥＯＳを成膜する。この
とき、７００℃以上の酸素雰囲気中で酸化が行われる。
ストパターンを形成する。その後、エッチングを行いゲ
ート電極のパターニングを行う。このエッチングは、例
えば ＷＳｉx ：Ｃｌ2 ＝２５ｓｃｃｍ、圧力＝１．８ｍＴｏ
ｒｒ、ＲＦ＝６００Ｗ ポリシリコン：Ｃｌ2 ＝３０ｓｃｃｍ、ＨＢｒ＝３０ｓ
ｃｃｍ、 圧力２．０ｍＴｏｒｒ、ＲＦ＝６００Ｗ で加工する。その後、ＬＰ−ＴＥＯＳを成膜する。この
とき、７００℃以上の酸素雰囲気中で酸化が行われる。
【００３０】従来のものであれば、異常酸化がタングス
テンリッチ層で起こるが、上記の如くタングステンシリ
サイドの堆積初期に還元剤リッチの条件で行っているた
め、タングステンシリサイド層はポリシリコンとの界面
近傍も含めてほぼ全体がＳｉ／Ｗ＝２．６程度になって
おり、異常酸化は生じず、良好なタングステンポリサイ
ドの形状を得ることができる。
テンリッチ層で起こるが、上記の如くタングステンシリ
サイドの堆積初期に還元剤リッチの条件で行っているた
め、タングステンシリサイド層はポリシリコンとの界面
近傍も含めてほぼ全体がＳｉ／Ｗ＝２．６程度になって
おり、異常酸化は生じず、良好なタングステンポリサイ
ドの形状を得ることができる。
【００３１】［第２実施例］実施例１では、ＤＣＳを還
元剤として用いていたが、ＤＣＳの代わりにＳｉＨＣｌ
3 、ＳｉＨ3 Ｃｌ、ＳｉＣｌ4 を用いる。その堆積初期
のシリコンリッチとする条件としては、例えば、 ガス：ＳｉＨＣｌ3 ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓｃ
ｃｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ ガス：ＳｉＨ3 Ｃｌ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓｃ
ｃｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ ガス：ＳｉＣｌ4 ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓｃｃ
ｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ の条件で、ポリシリコンとの界面近傍に１０ｎｍ程度の
膜厚のＳｉ／Ｗ＝２．６程度を形成できる。これによ
り、ゲート電極には異常酸化は生じず、良好なタングス
テンポリサイドの形状を得ることができる。
元剤として用いていたが、ＤＣＳの代わりにＳｉＨＣｌ
3 、ＳｉＨ3 Ｃｌ、ＳｉＣｌ4 を用いる。その堆積初期
のシリコンリッチとする条件としては、例えば、 ガス：ＳｉＨＣｌ3 ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓｃ
ｃｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ ガス：ＳｉＨ3 Ｃｌ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓｃ
ｃｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ ガス：ＳｉＣｌ4 ／ＷＦ6 ＝１００ｓｃｃｍ／３ｓｃｃ
ｍ、 基板温度：５９５℃、 圧力：１３３Ｐａ の条件で、ポリシリコンとの界面近傍に１０ｎｍ程度の
膜厚のＳｉ／Ｗ＝２．６程度を形成できる。これによ
り、ゲート電極には異常酸化は生じず、良好なタングス
テンポリサイドの形状を得ることができる。
【００３２】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、塩素を導入したシランを用いて形成した高融点ポリ
サイド配線に耐酸化性を与えて、良好な形状の配線層を
得ることができる。
ば、塩素を導入したシランを用いて形成した高融点ポリ
サイド配線に耐酸化性を与えて、良好な形状の配線層を
得ることができる。
【図１】（ａ）、（ｂ）は本発明の半導体装置の製造方
法にかかるゲート電極形成工程を示すそれぞれ断面図で
ある。
法にかかるゲート電極形成工程を示すそれぞれ断面図で
ある。
【図２】（ａ）〜（ｃ）は、従来のゲート電極形成工程
を示すそれぞれ断面図である。
を示すそれぞれ断面図である。
【図３】還元剤リッチ条件の成膜時間をパラメーターと
したときのタングステンシリサイドの膜厚とＳｉ／Ｗ組
成比の関係を示すグラフである。
したときのタングステンシリサイドの膜厚とＳｉ／Ｗ組
成比の関係を示すグラフである。
【図４】還元剤リッチ条件の成膜時間が５秒でのＳｉ／
Ｗ組成比を変えたときに酸化工程後のゲート電極状態を
示す顕微鏡写真であり、（１）はｘ＝２．３、（２）は
ｘ＝２．４、（３）はｘ＝２．６の場合を示す。
Ｗ組成比を変えたときに酸化工程後のゲート電極状態を
示す顕微鏡写真であり、（１）はｘ＝２．３、（２）は
ｘ＝２．４、（３）はｘ＝２．６の場合を示す。
【図５】還元剤リッチ条件の成膜時間が１０秒でのＳｉ
／Ｗ組成比を変えたときに酸化工程後のゲート電極状態
を示す顕微鏡写真であり、（１）はｘ＝２．３、（２）
はｘ＝２．６の場合を示す。
／Ｗ組成比を変えたときに酸化工程後のゲート電極状態
を示す顕微鏡写真であり、（１）はｘ＝２．３、（２）
はｘ＝２．６の場合を示す。
【図６】従来の工程により得られたタングステンポリサ
イドゲート電極の酸化工程後の異常酸化によりゲートが
膨張した状態を示す顕微鏡写真である。
イドゲート電極の酸化工程後の異常酸化によりゲートが
膨張した状態を示す顕微鏡写真である。
１０…基板、２１…ゲート酸化膜、３１…ポリシリコン
層、３３…界面近傍層、３２…高融点金属シリサイド層
層、３３…界面近傍層、３２…高融点金属シリサイド層
Claims (3)
- 【請求項１】ポリシリコン層を形成した後、その上に高
融点金属シリサイド層を堆積してポリサイド層を形成す
る工程を有する半導体装置の製造方法において、 該高融点金属シリサイドがフッ化高融点金属の還元剤と
して塩素導入シランを用いたＣＶＤにより形成され、か
つ該ポリシリコン層との界面近傍におけるシリコン：高
融点金属の元素比＝２．４５〜３：１であることを特徴
とする半導体装置の製造方法。 - 【請求項２】上記高融点金属シリサイドの堆積初期にお
けるウエハ上に供給するガスが、塩素導入シラン／フッ
化高融点金属＝７０／１〜２５０／１の体積比を有する
請求項１記載の半導体装置の製造方法。 - 【請求項３】塩素導入シランが、ＳｉＣｌ4 、ＳｉＨＣ
ｌ3 、ＳｉＨ2 Ｃｌ2 、ＳｉＨ3 Ｃｌから選ばれる請求
項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34330996A JP3564908B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34330996A JP3564908B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189596A true JPH10189596A (ja) | 1998-07-21 |
| JP3564908B2 JP3564908B2 (ja) | 2004-09-15 |
Family
ID=18360530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34330996A Expired - Fee Related JP3564908B2 (ja) | 1996-12-24 | 1996-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3564908B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294775A (ja) * | 1999-04-07 | 2000-10-20 | Sony Corp | 半導体装置の製造方法 |
| JP2002134745A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100669141B1 (ko) | 2005-01-17 | 2007-01-15 | 삼성전자주식회사 | 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법 |
-
1996
- 1996-12-24 JP JP34330996A patent/JP3564908B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294775A (ja) * | 1999-04-07 | 2000-10-20 | Sony Corp | 半導体装置の製造方法 |
| JP2002134745A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100669141B1 (ko) | 2005-01-17 | 2007-01-15 | 삼성전자주식회사 | 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP3564908B2 (ja) | 2004-09-15 |
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