JP2001274380A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2001274380A
JP2001274380A JP2000087404A JP2000087404A JP2001274380A JP 2001274380 A JP2001274380 A JP 2001274380A JP 2000087404 A JP2000087404 A JP 2000087404A JP 2000087404 A JP2000087404 A JP 2000087404A JP 2001274380 A JP2001274380 A JP 2001274380A
Authority
JP
Japan
Prior art keywords
metal
film
semiconductor device
gate electrode
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000087404A
Other languages
English (en)
Other versions
JP3851752B2 (ja
Inventor
Kyoichi Suguro
恭一 須黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000087404A priority Critical patent/JP3851752B2/ja
Priority to TW090103413A priority patent/TW492093B/zh
Priority to KR10-2001-0014820A priority patent/KR100413740B1/ko
Priority to US09/816,171 priority patent/US6476454B2/en
Publication of JP2001274380A publication Critical patent/JP2001274380A/ja
Priority to US10/253,434 priority patent/US6607958B2/en
Application granted granted Critical
Publication of JP3851752B2 publication Critical patent/JP3851752B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26593—Bombardment with radiation with high-energy radiation producing ion implantation at a temperature lower than room temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Composite Materials (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 高い耐熱性を有するゲート電極を有し、メタ
ルゲートトランジスタのゲートとソース・ドレインコン
タクトとの間隔が縮小化された集積度の高い半導体装置
を提供する。 【解決手段】 半導体基板（１１）と前記半導体基板上
に設けられた絶縁膜（１２）及びゲート電極（１５）
と、前記半導体基板に形成されたソース・ドレイン領域
（５３）と、前記ゲート電極上に選択的に形成された金
属酸化物層（１９）とを具備する半導体装置である。前
記ゲート電極は第１の金属から構成され、前記金属酸化
物層は、前記第１の金属よりも酸化物形成時のギブス標
準自由エネルギーの低下量の大きい第２の金属を含むこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特にダマシンゲートプロセス、す
なわち埋め込み法によりゲート電極を形成するトランジ
スタおよびその製造方法に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗などを電気回路とし
て結びつけ、１チップ上に集積化して形成した大規模集
積回路（ＬＳＩ）が多用されている。このため、機器全
体の性能は、ＬＳＩ単体の性能と大きく結び付いてい
る。ＬＳＩ単体の性能は、集積度を高めること、すなわ
ち、素子の微細化により向上させることができる。素子
の微細化は、例えば、ＭＯＳ電界効果トランジスタ（Ｍ
ＯＳトランジスタ）の場合であれば、ゲート長の短縮化
およびソース・ドレイン領域の薄層化により実現でき
る。
【０００３】浅いソース・ドレイン領域を形成する方法
としては、低加速イオン注入法が広く用いられている。
この方法により、０．１μｍ以下の浅いソース・ドレイ
ン領域を形成することができる。しかしながら、低加速
イオン注入法で形成された不純物拡散層は、シート抵抗
が１００Ω／□以上と高く、このままでは微細化による
高速化は期待できない。そこで、ＬＯＧＩＣ−ＬＳＩの
ように高速性を要求されるデバイスにおいては、ソース
・ドレイン・ゲートの抵抗を低減するためにサリサイド
が用いられている。このサリサイドは、ソース・ドレイ
ン拡散層およびゲート電極（ｎ+またはｐ+多結晶Ｓｉ）
表面に、自己整合的にシリサイド膜を形成するというも
のである。
【０００４】デュアルゲート（同一層内でシリサイド層
の下地として、ｎ+多結晶Ｓｉとｐ+多結晶Ｓｉとを用い
る）を採用する場合には、サリサイド構造は単にゲート
電極を低抵抗化するのみならず、工程の簡略化にも有効
である。これは、サリサイド構造を用いることによっ
て、ソース・ドレインへの不純物ドーピングの際に、同
時にゲート多結晶Ｓｉへのドーピングもできるためであ
る。これに対して、Ｗポリサイドをゲート電極として用
いる場合には、ゲート電極底部の多結晶Ｓｉをｎ +／ｐ+
にドーピング分けする工程と、ソース・ドレインのｎ+
／ｐ+ドーピング分けをと別のタイミングで行う必要が
ある。したがって、リソグラフィ工程が２回、イオン注
入工程が２回、レジスト除去工程が２回増加することに
なる。
【０００５】一方、メモリＬＳＩのように高密度素子設
計を要求されるデバイスでは、ＳＡＣ（ｓｅｌｆ−ａｌ
ｉｇｎｅｄ ｃｏｎｔａｃｔ）が必須である。ＳＡＣ構
造では、ソースまたはドレイン上の絶縁膜にコンタクト
ホールを形成する際に、ゲート電極表面を露出させては
いけない。そのためには、Ｓｉ酸化膜を反応性イオンエ
ッチング（ＲＩＥ）で加工する際にストッパー膜として
作用するＳｉ窒化物層を、ゲート電極表面に形成する必
要がある。したがって、メモリＬＳＩの場合、ＬＯＧＩ
Ｃ−ＬＳＩで用いられるサリサイドをゲート電極に適用
することができない。
【０００６】メモリセルＬＳＩでは、従来から不純物を
ドープした多結晶Ｓｉが用いられており、低抵抗化の必
要性から、その多結晶Ｓｉ上にＷシリサイドを積層させ
たＷポリサイド構造が用いられている。さらに低抵抗化
する場合には、多結晶Ｓｉ上に超薄膜のバリアメタルを
敷き、その上にＷ膜を積層させたポリメタル構造が用い
られる。ポリメタル構造は、シリサイドを多結晶Ｓｉ上
に積層させた構造よりも比抵抗が低いため、より薄い膜
厚で所望のシート抵抗を実現できるものの、ＬＯＧＩＣ
−ＬＳＩでは、デュアルゲートが必要とされる。このた
め、ゲートの多結晶Ｓｉとソース・ドレインとを別のタ
イミングでドーピングすることが必要になり、大幅なコ
ストアップになる。
【０００７】ＬＯＧＩＣとＤＲＡＭとを混載させたＬＳ
Ｉにおいては、ＤＲＡＭでは、ソース・ドレインにサリ
サイドを貼り付けるとメモリーセル部でｐｎ接合リーク
電流が大きくなり、保持特性が低下する。また、上述し
たようなＳＡＣ構造の必要性から、ゲート電極にはＷポ
リサイドが用いられる。一方、ＬＯＧＩＣでは、低電圧
でできる限り多くの電流を流すため、ＭＯＳＦＥＴのし
きい値電圧を低くする必要がある。そのために、ポリサ
イドの多結晶Ｓｉは、ｎチャネルＭＯＳＦＥＴではＰま
たはＡｓをドープしてｎ+−Ｓｉとして用いられ、ｐチ
ャネルＭＯＳＦＥＴではＢＦ3をドープしてｐ+−Ｓｉと
して用いられる。
【０００８】なお、ＤＲＡＭでは、ゲート電極を形成後
の熱予算が大きい。このため、多結晶Ｓｉを最下層にし
たゲート電極構造を用いた場合には、ゲート電極形成後
の熱工程で次のような２つの問題が生じる。
【０００９】第一に、Ａｓ、Ｐなどの不純物原子が多結
晶ＳｉからＷシリサイドに外方拡散して、多結晶Ｓｉ中
の不純物濃度が低下する。その結果、電圧を印加した際
には、ゲート電極内に空乏層が広がって、ゲートの空乏
化が生じる。したがってゲート容量は、実際のゲート絶
縁膜で決まる値よりも小さくなってしまう。
【００１０】第二に、多結晶Ｓｉ中のＢがゲート絶縁膜
を突き抜けてＳｉ基板に達し、チャネル領域の不純物濃
度分布を変化させ、その結果、ＭＯＳＦＥＴのしきい値
電圧が変化する。Ｂの突き抜け（Ｂの内方拡散）は、Ｆ
や水素がＢと共存する場合に促進される。なお、ゲート
酸化膜に窒素を添加した場合には、Ｂ−Ｎ結合が強いた
めに多結晶Ｓｉとゲート絶縁膜との界面にＢ−Ｎ結合が
形成されて、Ｂの内方拡散が抑制される。
【００１１】上述の問題を整理すると、問題は次の２つ
である。（１）ＬＯＧＩＣ−ＬＳＩとメモリＬＳＩのゲ
ート電極は二極化しており、共通化できないこと、
（２）ポリサイドやポリメタル構造を用いた場合に起こ
る、ゲート空乏化とＢの突き抜けである。
【００１２】こうした問題を解決するために、種々の方
法が提案されている。例えば、半導体材料ではなく、金
属材料をゲート絶縁膜上に直接形成した、いわゆるメタ
ルゲートが挙げられる。メタルゲートを用いることによ
って、不純物の不活性化や不純物の拡散に起因した問題
は解決できるものの、精密なゲート加工が困難である。
【００１３】さらに、ダミーゲートを用いる方法も知ら
れている。この方法においては、まずダミーゲートを形
成し、ソース・ドレインおよび層間絶縁膜を形成する。
次いで、ダミーゲートの表面を露出させ、ダミーゲート
を除去した後に新たにメタルゲート膜を形成する。
【００１４】なお、ダマシンゲートプロセスは、メタル
ゲートと高誘電率絶縁膜との適用を容易にするプロセス
である。しかしながら、高度のメモリのようにコンタク
トと配線との間の間隔が小さくＳＡＣを必要とする場合
には、次のような問題があった。例えば、Ｗ／ＴｉＮを
ゲート電極として用いる場合には、Ｗ層の表面が露出し
てしまう。これを避けるためには、Ｗ層の表面層の一部
を除去して、酸化膜よりもエッチング速度の遅い膜、例
えばＳｉ窒化膜などを形成する必要があった。しかしな
がら、ゲート電極の厚さが１００ｎｍ以下になると、Ｗ
層をリセスエッチングする量の制御が困難になり、±３
０ｎｍ程度のバラツキが生じる。そのため、ゲートのシ
ート抵抗値が１から１０Ω／□と１桁程度もばらついて
しまう。しかも、リセスエッチング／ウェット処理／Ｓ
ｉ窒化膜ＣＶＤ／ＣＭＰ／ウェット処理のように工程が
増加してしまうという問題がある。
【００１５】図７を参照して、従来技術による方法を説
明する。図７においては、実際のトランジスタの製造方
法から素子分離絶縁膜やソース・ドレイン、ウエル、チ
ャネル、およびゲート側壁スぺーサーの部分を省略して
いる。
【００１６】まず、図７（ａ）に示すように、Ｓｉ半導
体基板７１上に７０〜２００ｎｍの厚みの絶縁膜７２を
形成して、その表面を平坦化する。さらに、ゲート電極
を埋め込むための溝を絶縁膜７２に形成し、その溝の底
部には、Ｓｉ酸化膜、Ｓｉ窒化膜またはＳｉ酸窒化膜
（ＳｉＯＮ）からなるゲート絶縁膜７３を形成する。次
いで、ＴｉＮ膜などのバリアメタル膜７４および低抵抗
のＷ膜７５を全面に形成し、ＣＭＰやＭＰにより溝部以
外の不要な金属膜を除去する。
【００１７】続いて、図７（ｂ）に示すように、Ｗ膜７
５の表層部分をＲＩＥまたはウェットエッチングによっ
て約２０ｎｍ〜１００ｎｍ除去し、残ったバリアメタル
膜７４をＷ層７５の表面と同じ高さになるように、ウェ
ットエッチングによって除去する。
【００１８】さらに、図７（ｃ）に示すように、ＬＰ−
ＣＶＤまたはＰ−ＣＶＤを用いて、３０ｎｍ〜１５０ｎ
ｍのＳｉ窒化膜７６を全面に堆積した後、図７（ｄ）に
示すように、ＣＭＰまたはＭＰによって不要な部分のＳ
ｉ窒化膜７６を除去する。
【００１９】こうした方法を用いた場合には、リセスエ
ッチングが２回、Ｓｉ窒化膜ＣＶＤ工程が１回、ＣＭＰ
が１回増加して、工程増加およびＲＰＴ（ｒａｗ ｐｒ
ｏｃｅｓｓ ｔｉｍｅ）増加につながり製造コストが増
加する。
【００２０】製造コストの増加を避けるためには、Ａｌ
電極を用いる方法が知られている。しかしながら、Ａｌ
は融点が６６０℃と低いため、Ａｌゲートを形成した後
の熱処理は、６００℃以下で行わなければならない。し
たがって、メタルとしてＡｌを選択した場合には、ゲー
ト形成後にＰＺＴやＢＳＴキャパシタを形成する場合に
必要な６００〜６５０℃の熱工程に耐えることができな
い。
【００２１】
【発明が解決しようとする課題】そこで本発明は、高い
耐熱性を有するゲート電極を有し、メタルゲートトラン
ジスタのゲートとソース・ドレインコンタクトとの間隔
が縮小化された集積度の高い半導体装置を提供すること
を目的とする。
【００２２】また本発明は、高い耐熱性を有するゲート
電極を有し、メタルゲートトランジスタのゲートとソー
ス・ドレインコンタクトとの間隔が縮小化された集積度
の高い半導体装置を、簡略化された工程で、ＲＰＴを増
加させずに製造し得る方法を提供することを目的とす
る。
【００２３】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板と、前記半導体基板上に設け
られた絶縁膜およびゲート電極と、前記半導体基板に形
成されたソース・ドレイン領域と、前記ゲート電極上に
選択的に形成された金属酸化物層とを具備し、前記ゲー
ト電極は第１の金属から構成され、前記金属酸化物層
は、前記第１の金属よりも酸化物形成時のギブス標準自
由エネルギーの低下量の大きい第２の金属を含むことを
特徴とする半導体装置を提供する。
【００２４】また本発明は、半導体基板上に絶縁膜を介
して、第１の金属を含むゲート電極を形成する工程と、
前記半導体基板にソース・ドレイン領域を形成する工程
と、前記ゲート電極上に、第２の金属を含有する金属酸
化物層を選択的に形成する工程とを具備し、前記第２の
金属の酸化物形成時のギブス標準自由エネルギーの低下
量は、前記第１の金属より大きいことを特徴とする半導
体装置の製造方法を提供する。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の半
導体装置の製造方法を詳細に説明する。
【００２６】（実施例Ｉ）図１を参照して、本発明の第
１の実施例を説明する。図１においては、実際のトラン
ジスターの製造方法から、素子分離絶縁膜やソース・ド
レイン、ウエル、チャネル、およびゲート側壁スペーサ
ーの部分を省略している。
【００２７】まず、図１（ａ）に示す構造を作製する。
こうした構造は、次のような手順で得ることができる。
半導体基板１１上に、素子分離絶縁膜やソース・ドレイ
ン、ウェル、チャネル、ダミーゲート、ゲート側壁スペ
ーサーなどを形成した後、７０〜２００ｎｍの膜厚で絶
縁膜１２を形成して、その表面を平坦化する。絶縁膜１
２は、Ｓｉ酸化膜、ＳｉＯxＣyまたはＳｉＯxＮy等で形
成することができる。さらに、ゲート電極を埋め込むた
めの溝を絶縁膜１２にダミーゲート除去法等により７０
〜２００ｎｍ程度の深さで形成する。
【００２８】溝の底部には、ゲート絶縁膜１３を、Ｓｉ
酸化膜、Ｓｉ窒化膜またはＳｉ酸窒化膜（ＳｉＯＮ）に
より形成する。なお、ゲート絶縁膜１３としては、Ｔａ
2Ｏ5、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2、およびＹ
2Ｏ3等の高誘電体を用いてもよい。さらに、バリアメタ
ル膜１４および第１の金属を含むゲート電極１５を、溝
内の全面に順次堆積する。バリアメタル膜１４は、例え
ば、ＴｉＮ膜、ＴａＮ膜、ＭｏＮx膜、ＷＮx膜、ＺｒＮ
膜、ＨｆＮ膜、またはＮｂＮ膜などにより形成すること
ができる。また、ゲート電極１５は、低抵抗のＷ、Ｍ
ｏ、Ｒｕ、ＡｇおよびＣｕからなる群から選択して用い
ることができ、その膜厚は約２０〜１００ｎｍ程度とす
ることができる。
【００２９】最後に、化学機械的研磨法（ＣＭＰ）や機
械的研磨法（ＭＰ）によって、溝部分以外の不要な金属
膜を除去することによって、図１（ａ）に示す構造が得
られる。
【００３０】続いて、図１（ｂ）に示すように、ゲート
電極１５の表面に、第２の金属のイオン１７を注入し
て、イオン注入層１８を形成する。この第２の金属は、
ゲート電極１５を構成する第１の金属よりも酸化物を形
成しやすいという性質を有し、具体的には、Ａｌ、Ｔ
ｉ、Ｚｒ、Ｈｆ、Ｎｂ，Ｔａ、Ｙ、Ｃｅ、ＢａおよびＳ
ｒからなる群から選択された少なくとも１種を用いるこ
とができる。こうした第２の金属と第１の金属との組み
合わせは、適宜選択することができる。イオン注入に当
たっては、ゲート電極１５の表面から３０ｎｍ以内に濃
度ピークをもつように加速エネルギーを設定して、５×
１０15ｃｍ-2以上の注入量で行うことが望まれる。
【００３１】本発明において用いられる第２の金属は、
ゲート電極１５を構成する第１の金属よりも、酸化物形
成時のギブスの標準自由エネルギーの低下量が大きいと
いうことができる。さらに、ＳｉＯ2からなる層間絶縁
膜を形成した場合には、その酸化物形成時のギブスの標
準自由エネルギーの低下量は、上述した第１の金属と第
２の金属との間の値である。
【００３２】その後、イオン注入層１８に注入された第
２の金属を選択的に酸化して、図１（ｃ）に示すような
金属酸化物層１９を形成する。第２の金属は、所定の分
圧比のＨ2Ｏ／Ｈ2もしくはＣＯ2／ＣＯガス系を用いて
選択的に酸化することができる。ここで用いられるガス
の分圧は、第１および第２の金属の種類等に応じて決定
することができる。例えば、第１の金属としてＷを用
い、第２の金属としてＡｌ、Ｔｉ、Ｔａなどを注入した
場合には、Ｈ2Ｏ／Ｈ2は、０．１程度以下とすることが
好ましく、ＣＯ2／ＣＯでは、０．０１程度以下とする
ことが好ましい。また、第１の金属としてＣｕを用い、
第２の金属としてＡｌ、Ｔｉなどを注入した場合には、
Ｈ2Ｏ／Ｈ2は、１０5程度以下とすることが好ましく、
ＣＯ2／ＣＯでは、２×１０5程度以下とすることが好ま
しい。さらに、第１の金属としてＡｇを用い、第２の金
属としてＡｌ、Ｔｉ、Ｚｒ、およびＨｆなどを注入した
場合には、Ｈ2Ｏ／Ｈ2は、１０6程度以下とすることが
好ましく、ＣＯ2／ＣＯでは、１０6程度以下とすること
が好ましい。
【００３３】第２の金属の選択酸化により形成された金
属酸化物層１９は、キャップ層と呼ぶことができ、その
膜厚は、１ｎｍ〜５０ｎｍの範囲内であることが好まし
い。１ｎｍ未満の場合には、前述のＳｉ酸化膜エッチン
グの際に除去されやすくなるためキャップ層の効果が不
十分となり、一方、５０ｎｍを越えると、誘電率の大き
い絶縁膜の体積が大きくなり、層間および配線間容量が
増加するおそれがある。金属酸化物層１９の厚さは、１
〜５０ｎｍであることがより好ましい。
【００３４】こうして得られた構造の上にＳｉ酸化膜を
層間絶縁膜（図示せず）として形成し、コンタクトホー
ル（図示せず）を設けて、ＳｉＯ2をエッチングした際
のストッパー性能を評価した。その結果、金属酸化物層
１９として１０ｎｍ程度の膜厚のＡｌ2Ｏ3を形成した場
合には、ＳｉＯ2に対するエッチング選択比は５０以上
とれることが確認された。また、ＴｉＯ2、ＺｒＯ2、Ｈ
ｆＯ2、Ｎｂ2Ｏ5、Ｔａ2Ｏ5、Ｙ2Ｏ3、ＣｅＯを１０ｎ
ｍ程度の膜厚で形成した場合には、ＳｉＯ2に対する選
択比は３０以上とれることが確認された。
【００３５】（実施例２）図２を参照して、第２の実施
例を説明する。なお、図２においては、実際のトランジ
スタの製造方法から、素子分離絶縁膜やソース・ドレイ
ン、ウエル、チャネル、およびゲート側壁スペーサーの
部分を省略している。
【００３６】まず、図２（ａ）に示す構造を作製する。
こうした構造は、すでに図１（ａ）に関してすでに説明
したような方法で得ることができる。
【００３７】続いて、図２（ｂ）に示すように、ゲート
電極１５および絶縁膜１２の全面に、第２の金属を含む
金属膜２０を形成する。この第２の金属は、ゲート電極
１５を構成する第１の金属よりも酸化物を形成しやすい
という性質を有し、具体的には、Ａｌ、Ｔｉ、Ｚｒ、Ｈ
ｆ、Ｎｂ，Ｔａ、Ｙ、Ｃｅ、ＢａおよびＳｒからなる群
から選択された少なくとも１種を用いることができる。
また、第２の金属膜２０の膜厚は、１０ｎｍ〜１００ｎ
ｍとすることが好ましい。１０ｎｍ未満の場合には、下
地の第１の金属との均一反応が起こりにくくなり、一方
１００ｎｍを越えると、第１の金属との反応量が多くな
って、第１の金属の比抵抗が１０％以上増加するおそれ
がある。
【００３８】次いで、図２（ｃ）に示すように、第１の
金属と第２の金属との合金膜２１を、ゲート電極１５と
金属膜２０との界面に形成する。合金膜２１は、例えば
加熱処理、ヒーター加熱、赤外線加熱、紫外線加熱等、
またはこれらの組み合わせにより形成することができ
る。また、その膜厚は、１〜５０ｎｍであることが好ま
しい。１ｎｍ未満の場合には、Ｓｉ酸化膜エッチングの
際に除去されやすくなり、一方５０ｎｍを越えると、誘
電率の大きい絶縁膜の体積が大きくなり、層間および配
線間容量が増加するおそれがある。
【００３９】さらに、ウェットエッチング等により金属
膜２０を除去して合金膜２１を露出させた後、合金膜２
１に含有される第２の金属を選択的に酸化して、図２
（ｄ）に示すような金属酸化物層２３を形成する。第２
の金属の選択酸化は、所定の分圧比のＨ2Ｏ／Ｈ2もしく
はＣＯ2／ＣＯガス系を用いて、実施例１の場合と同様
の条件で行うことができる。
【００４０】上述したような理由から、金属酸化物層２
３の膜厚は、１ｎｍ〜５０ｎｍとすることが好ましく、
５〜３０ｎｍとすることがより好ましい。また、図２
（ｄ）に示すように、バリアメタル膜１４の上部にも、
同様の厚さの金属酸化物膜２１が形成される。
【００４１】こうして得られた構造の上にＳｉ酸化膜を
層間絶縁膜（図示せず）として形成し、コンタクトホー
ル（図示せず）を設けて、ＳｉＯ2をエッチングした際
のストッパー性能を評価した。その結果、金属酸化物層
１９として２０ｎｍ程度の膜厚のＡｌ2Ｏ3を形成した場
合には、ＳｉＯ2に対するエッチング選択比は５０以上
とれることが確認された。また、ＴｉＯ2、ＺｒＯ2、Ｈ
ｆＯ2、Ｎｂ2Ｏ5、Ｔａ2Ｏ5、Ｙ2Ｏ3、ＣｅＯを２０ｎ
ｍ程度の膜厚で形成した場合には、ＳｉＯ2に対する選
択比は３０以上とれることが確認された。
【００４２】（実施例３）図３を参照して、第３の実施
例を説明する。なお、図３においては、実際のトランジ
スタの製造方法から、素子分離絶縁膜やソース・ドレイ
ン、ウエル、チャネル、およびゲート側壁スペーサーの
部分を省略している。
【００４３】まず、図３（ａ）に示す構造を作製する。
こうした構造は、基本的には、図１（ａ）に関してすで
に説明したような方法で得ることができる。ただし、ゲ
ート電極２４は、上述した第１の金属と第２の金属とを
含有する材料により形成する。この場合、第２の金属の
含有量は、第１の金属に対して１％〜１０％程度である
ことが好ましい。１％未満の場合には、後に第２の金属
酸化物を形成する際に、十分な厚みの酸化物を形成する
ことが困難となり、一方、１０％を越えると、第１の金
属の比抵抗が１０％以上増加するおそれがある。
【００４４】例えば、８％％程度のＡｌを含有するＷ膜
を、ＣＶＤ、スパッタ、または蒸着等によりバリアメタ
ル膜１４上に堆積してゲート電極２４を形成することが
できる。
【００４５】次いで、ゲート電極２４に含有される第２
の金属を選択的に酸化して、図３（ｂ）に示すような金
属酸化物層２５をゲート電極２４の上部に形成する。第
２の金属の選択酸化は、所定の分圧比のＨ2Ｏ／Ｈ2もし
くはＣＯ2／ＣＯガス系を用いて、実施例１の場合と同
様の条件で行うことができる。
【００４６】上述したような理由から、金属酸化物層２
５の膜厚は、１ｎｍ〜５０ｎｍとすることが好ましく、
５〜３０ｎｍとすることがより好ましい。
【００４７】こうして得られた構造の上にＳｉ酸化膜を
層間絶縁膜（図示せず）として形成し、コンタクトホー
ル（図示せず）を設けて、ＳｉＯ2をエッチングした際
のストッパー性能を評価した。その結果、金属酸化物層
１９として２０ｎｍ程度の膜厚のＡｌ2Ｏ3を形成した場
合には、ＳｉＯ2に対するエッチング選択比は５０以上
とれることが確認された。また、ＴｉＯ2、ＺｒＯ2、Ｈ
ｆＯ2、Ｎｂ2Ｏ5、Ｔａ2Ｏ5、Ｙ2Ｏ3、ＣｅＯを２０ｎ
ｍ程度の膜厚で形成した場合には、ＳｉＯ2に対する選
択比は３０以上とれることが確認された。
【００４８】以上説明した実施例３の方法は、第１の金
属の比抵抗の増加、ひいてはゲート電極の抵抗増加とい
う不都合が生じる場合がある。したがって、こうした不
都合を避けるためには、実施例１および実施例２で説明
した方法を採用することが好ましい。
【００４９】（実施例４）図４〜図６を参照して、第４
の実施例であるトランジスタの製造方法を説明する。
【００５０】まず、図４（ａ）に示す構造を作製する。
こうした構造は、次のような手順で得ることができる。
まず、Ｓｉ半導体基板４１表面にドライエッチングで溝
を形成した後、その内部に堆積または塗布により絶縁膜
を形成する。絶縁膜としては、Ｓｉ酸化膜またはＳｉの
熱膨張係数（約３ｐｐｍ／Ｋ）に近いＳｉＮＯなどを用
いることができる。形成された絶縁膜の表面を、化学機
械的研磨法（ＣＭＰ）または機械的研磨法（ＭＰ）によ
り研磨して、素子分離絶縁膜４２を形成する。
【００５１】素子分離絶縁膜に挟まれた素子領域上に
は、ダミーゲート用の３〜１０ｎｍ程度の酸化膜５１を
熱酸化により形成し、ダミーゲート５２を２００〜３０
０ｎｍの膜厚で酸化膜５１上に形成する。ダミーゲート
５２は、アモルファスＳｉにより、または多結晶Ｓｉ上
にＳｉ窒化膜を積層させた積層構造により作製すること
ができる。あるいは、または炭素が水素よりも多く含ま
れるポリマーを用いてダミーゲート５２を形成してもよ
い。ポリマーを用いる場合には、酸化膜５１上にポリマ
ー膜を形成し、フォトレジストまたはＥＢレジストマス
クを用いて露光を行った後、酸素プラズマを用いたＲＩ
Ｅで加工を行うことにより、ダミーゲート５２を形成す
ることができる。場合によっては、このポリマー膜上に
ＳＯＧのような膜を介在させて、ポリマー膜を加工する
際にエッチング選択比を大きくしてもよい。
【００５２】このダミーゲートパターン５２をマスクと
して用いて、Ａｓ、Ｓｂ、Ｉｎ、Ｂ、およびＰなどのイ
オンを注入して、ソース・ドレインの延長部５３をＳｉ
半導体基板４１に形成する。延長部５３は、プラズマド
ーピングまたは気相拡散の方法を用いて形成することも
できる。さらに、例えば１００℃／ｓｅｃ以上の昇温速
度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ）を用いた熱処理を施して、電気的
な活性化を行う。
【００５３】なお、ソース・ドレイン領域を低抵抗化す
る必要がある場合には、ダミーゲート５２をマスクとし
て用いて、ＣｏＳｉ2、ＴｉＳｉ2などの金属シリサイド
を、ソース・ドレイン領域に形成してもよい。拡散層５
３の深さが１００ｎｍ以下の場合には、シリサイドで侵
食される層をｐｎ接合から５ｎｍ以上遠ざけることが望
まれる。例えば、Ｓｉ層、Ｓｉ−Ｇｅ層またはＳｉ−Ｇ
ｅ−Ｃ層をソース・ドレイン上にエピタキシャル成長さ
せるなどの手法によって、これを達成することができ
る。
【００５４】次いで、図４（ｂ）に示すような構造を作
製する。まず、Ｓｉ窒化膜またはＳｉ窒化酸化膜からな
る側壁絶縁膜５４を、ダミーゲート５２の側壁に５〜３
０ｎｍの厚みで形成する。この側壁絶縁膜５４とダミー
ゲート５２との間には、ダミーゲート除去時に側壁絶縁
膜が横方向に後退しないように、１０ｎｍ以下の酸化膜
（図示せず）が介在していることが望まれる。
【００５５】その後、イオン注入またはプラズマドーピ
ングまたは気相拡散の方法を用いて、ソース・ドレイン
の深い部分５５を、Ｓｉ半導体基板４１に形成する。電
気的な活性化は、１００℃／ｓｅｃ以上の昇温速度で昇
温可能なＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅ
ａｌｉｎｇ）を用いた熱処理により行うことができる。
【００５６】こうして形成されたソース・ドレインの深
い部分５５における活性化不純物濃度を高めるために、
電子ビームを用いて９００℃以上で１秒以下の加熱を行
ってもよい。あるいは、紫外線領域の波長を有するレー
ザー、水銀ランプまたはキセノンランプ等を用いて同様
の条件で加熱を行うことにより、活性不純物濃度を高め
ることもできる。
【００５７】ソース・ドレイン拡散層形成後、第１の層
間絶縁膜５６および第２の層間絶縁膜５７を形成する。
第１の層間絶縁膜５６および第２の層間絶縁膜５７は、
それぞれＳｉ窒化膜およびＳｉ酸化膜をＣＶＤ法により
堆積することによって形成することができる。
【００５８】その後、第１および第２の層間絶縁膜５６
および５７をＣＭＰにより平坦して、図４（ｃ）に示す
ようにダミーゲート５２の表面を露出させる。
【００５９】次いで、酸素プラズマまたは活性な酸素を
用いて、図５（ａ）に示すようにダミーゲート５２を除
去する。最後に、下地のＳｉ半導体基板４１に結晶欠陥
を形成しないように、薄い酸化膜５１をエッチング除去
して、開口部５２’を形成する。
【００６０】その後、図５（ｂ）に示すように、開口部
５２’にチャネル不純物５８をイオン注入して、ドーピ
ング層５９を形成する。例えば、Ａｓ、Ｓｂ、Ｉｎ、
Ｂ、およびＧｅなどのイオンを、５〜５０ｋｅＶ、１×
１０10〜１×１０14ｃｍ-2の範囲の条件で注入すること
ができる。この際、半導体基板を冷却しつつ低温でイオ
ン注入を行うと、原子空孔の集合化を抑制することがで
きる。したがって、熱処理により完全に結晶欠陥を回復
することが可能となる。具体的には、−６０℃以下、望
ましくは−１００℃以下になるように半導体基板を冷却
しながらイオン注入を行うことが望ましい。
【００６１】次いで、図５（ｃ）に示すように、チャネ
ル上の酸化膜などの絶縁膜を、希釈したフッ酸または希
釈したフッ化アンモニウムまたはこれらの混合液により
除去する。
【００６２】その後、１ｎｍ以下の酸化膜を、酸素ラジ
カルまたはオゾンを用いて開口部の半導体表面に形成す
る。さらに、図６（ａ）に示すように、Ｓｉ酸化膜より
も比誘電率の大きな絶縁膜６０、金属導電性の膜６１、
および金属膜６１を順次形成する。Ｓｉ酸化膜よりも比
誘電率の大きな絶縁膜６０としては、Ｔａ2Ｏ5、ＴｉＯ
2、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2、およびＹ2Ｏ3などを用
いることができる。こうした比誘電率を有する絶縁膜６
０は、ＳｉＯxＮy膜を１〜２ｎｍの膜厚で基板表面に堆
積することによって形成することもできる。あるいは、
窒素ラジカルなどを用いて、５００℃以下の温度で酸化
膜の表面を窒化することによって、絶縁膜６０を形成し
てもよい。
【００６３】金属導電性の膜６１は、ゲートの仕事関数
を決定する金属窒化物などを用いて、１０ｎｍ以下の膜
厚で堆積することができる。この金属導電性の膜６１
は、バリアメタル膜として作用する。
【００６４】多結晶金属材料は、結晶面によって仕事関
数が変化するという性質を有している。このため、３０
ｎｍ以下の微小な結晶粒の多結晶金属、またはアモルフ
ァスの導電性材料をバリアメタル膜として用いることが
好ましい。
【００６５】仕事関数を決める材料としては、具体的に
は、Ｔａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物
などの金属窒化物、金属炭化物、金属ホウ化物、金属−
Ｓｉ窒化物、金属−Ｓｉ炭化物、金属炭素窒化物などが
挙げられる。Ｔｉ窒化物は、Ｔｉと窒素との組成比が
１：１の場合には、仕事関数が４．６ｅＶ程度である。
こうしたＴｉ窒化物の仕事関数は、結晶面方位を制御し
て、仕事関数の低い面方位となるように制御することに
よって４．５ｅＶ以下に設定することが可能である。あ
るいは、ＴｉＮにＣを添加してアモルファスにする場合
には、その組成を制御することにより仕事関数を４．５
ｅＶ以下に設定することもできる。
【００６６】望ましくは、これらの材料とゲート絶縁膜
との熱的な安定性のために、導電率を５０％以上低下さ
せない範囲内で酸素を添加するのが有効である。またこ
れらの電極材料は、Ｔａ酸化物、Ｔｉ酸化物、Ｚｒ酸化
物、Ｈｆ酸化物、Ｃｅ酸化物との界面の熱的な安定性も
優れている。
【００６７】続いて、第１の金属を堆積して金属膜６２
を形成する。第１の金属は、すでに説明したような低抵
抗のＷ、Ｍｏ、Ｒｕ、ＡｇおよびＣｕからなる群から選
択することができる。
【００６８】さらに、絶縁膜６０、金属導電性の膜６１
および金属膜６２を、ＣＭＰまたはＭＰを用いて平坦化
しながらエッチングを行って、図６（ｂ）に示すように
ゲート電極６２’を完成させる。
【００６９】その後、実施例１ないし３に示したような
方法を用いて、第２の金属を含有する金属酸化膜層（図
示せず）をゲート電極６２’の表面に形成する。第２の
金属は、すでに説明したようにＡｌ、Ｔｉ、Ｚｒ、Ｈ
ｆ、Ｎｂ，Ｔａ、Ｂａ、Ｓｒ、ＹおよびＣｅからなる群
から選択することができ、これらを含有する金属酸化物
層は、コンタクトＲＩＥでのエッチング速度がＳｉＯ2
よりも著しく遅い。
【００７０】こうして得られた構造の上に、Ｓｉ酸化膜
またはＳｉ酸化膜を主成分とする層間絶縁膜を堆積し、
コンタクトを開口した。コンタクト開口時には、ゲート
電極６２’の表面が露出せずに、ソース・ドレインとゲ
ートとの間の絶縁性が保たれていることが確認された。
【００７１】
【発明の効果】以上詳述したように、本発明によれば、
高い耐熱性を有するゲート電極を有し、メタルゲートト
ランジスタのゲートとソース・ドレインコンタクトとの
間隔が縮小化された集積度の高い半導体装置が提供され
る。また本発明によれば、高い耐熱性を有するゲート電
極を有し、メタルゲートトランジスタのゲートとソース
・ドレインコンタクトとの間隔が縮小化された集積度の
高い半導体装置を、簡略化された工程で、ＲＰＴを増加
させずに製造し得る方法が提供される。
【００７２】本発明は、ＬＯＧＩＣとＤＲＡＭとを混載
させたＬＳＩに極めて有効に用いられ、その工業的価値
は絶大である。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一例を表わす
工程断面図。
【図２】本発明の半導体装置の製造方法の他の例を表わ
す工程断面図。
【図３】本発明の半導体装置の製造方法の他の例を表わ
す工程断面図。
【図４】本発明の半導体装置の製造方法の他の例を表わ
す工程断面図。
【図５】本発明の半導体装置の製造方法の他の例を表わ
す工程断面図。
【図６】本発明の半導体装置の製造方法の他の例を表わ
す工程断面図。
【図７】従来の半導体装置の製造方法を表わす工程断面
図。
【符号の説明】 １１…半導体基板 １２…絶縁膜 １３…ゲート絶縁膜 １４…バリアメタル膜 １５…ゲート電極 １７…第２の金属 １８…イオン注入層 １９…金属酸化物層 ２０…第２の金属膜 ２１…合金膜 ２２…金属酸化物膜 ２３…金属酸化物層 ２４…ゲート電極 ２５…金属酸化物層 ４１…半導体基板 ４２…素子分離絶縁膜 ５１…酸化膜 ５２…ダミーゲート ５２’…開口部 ５３…ソース・ドレイン延長部 ５４…側壁絶縁膜 ５５…ソース・ドレインの深い部分 ５６…第１の層間絶縁膜 ５７…第２の層間絶縁膜 ５８…チャネル不純物 ５９…ドーピング層 ６０…絶縁膜 ６１…金属導電性の膜 ６２…金属膜 ６２’…ゲート電極 ７１…Ｓｉ半導体基板 ７２…絶縁膜 ７３…ゲート絶縁膜 ７４…バリアメタル膜 ７５…Ｗ膜 ７６…Ｓｉ窒化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB20 BB25 BB29 BB30 BB31 BB32 BB33 BB39 CC05 DD03 DD16 DD82 DD86 EE05 EE16 FF18 GG09 GG10 GG16 5F033 HH07 HH11 HH14 HH19 HH20 HH32 HH33 HH34 HH35 LL02 MM05 MM12 MM13 QQ09 QQ25 QQ37 QQ48 QQ59 QQ62 QQ73 QQ76 RR03 SS26 SS27 VV06 VV16 WW02 XX03 XX33 5F040 DC01 EC02 EC04 EC12 ED03 ED04 EE05 EF02 EK05 FA01 FA02 FA04 FA05 FB02 FB05 FC00 FC15 FC18 FC19

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に設けられた絶縁膜およびゲート電極
    と、 前記半導体基板に形成されたソース・ドレイン領域と、 前記ゲート電極上に選択的に形成された金属酸化物層と
    を具備し、 前記ゲート電極は第１の金属から構成され、前記金属酸
    化物層は、前記第１の金属よりも酸化物形成時のギブス
    標準自由エネルギーの低下量の大きい第２の金属を含む
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記第１の金属は、Ｗ、Ｍｏ、Ｒｕ、Ａ
    ｇ、およびＣｕからなる群から選択された少なくとも１
    種である請求項１に記載の半導体装置。
  3. 【請求項３】 前記第２の金属は、Ａｌ、Ｔｉ、Ｚｒ、
    Ｈｆ、Ｎｂ，Ｔａ、Ｂａ、Ｓｒ、ＹおよびＣｅからなる
    群から選択される少なくとも１種である請求項１または
    ２に記載の半導体装置。
  4. 【請求項４】 前記金属酸化物層の膜厚は、１〜５０ｎ
    ｍである請求項１ないし３のいずれか１項に記載の半導
    体装置。
  5. 【請求項５】 Ｓｉ酸化膜からなる層間絶縁膜を具備
    し、前記第２の金属の酸化物形成時のギブス標準エネル
    ギー低下量は、層間絶縁膜を構成する材料より大きい請
    求項１ないし４のいずれか１項に記載の半導体装置。
  6. 【請求項６】 前記ゲート電極の底面に設けられた、第
    ３の金属またはその金属化合物の層を有し、前記第３の
    金属は、第１の金属と合金化または化合せず、第３の金
    属の結晶粒径は第１の金属よりも小さい請求項１ないし
    ５のいずれか１項に記載の半導体装置。
  7. 【請求項７】 前記ゲート電極の底面および側面に設け
    られた、第３の金属またはその金属化合物の層を有し、
    前記第３の金属は、第１の金属と合金化または化合せ
    ず、第３の金属の結晶粒径は第１の金属よりも小さい請
    求項１ないし５のいずれか１項に記載の半導体装置。
  8. 【請求項８】 半導体基板上に絶縁膜を介して、第１の
    金属を含むゲート電極を形成する工程と、 前記半導体基板にソース・ドレイン領域を形成する工程
    と、 前記ゲート電極上に、第２の金属を含有する金属酸化物
    層を選択的に形成する工程とを具備し、 前記第２の金属の酸化物形成時のギブス標準自由エネル
    ギーの低下量は、前記第１の金属より大きいことを特徴
    とする半導体装置の製造方法。
  9. 【請求項９】 前記第１の金属は、Ｗ、Ｍｏ、Ｒｕ、Ａ
    ｇ、およびＣｕからなる群から選択された少なくとも１
    種である請求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記第２の金属は、Ａｌ、Ｔｉ、Ｚ
    ｒ、Ｈｆ、Ｎｂ，Ｔａ、Ｂａ、Ｓｒ、ＹおよびＣｅから
    なる群から選択される少なくとも１種である請求項８ま
    たは９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第２の金属を含有する金属酸化物
    層は、 前記ゲート電極に第２の金属をイオン注入して、イオン
    注入層を形成する工程と、 前記イオン注入層を選択的に酸化する工程とにより形成
    される請求項８ないし１０のいずれか1項に記載の半導
    体装置の製造方法。
  12. 【請求項１２】 前記第２の金属を含有する金属酸化物
    層は、 前記第１の金属を含むゲート電極上に第２の金属を含む
    金属膜を形成する工程と、 前記第１の金属と前記第２の金属とを含む合金膜を、前
    記ゲート電極上に形成する工程と、 前記合金膜を選択的に酸化する工程とにより形成される
    請求項８ないし１０のいずれか1項に記載の半導体装置
    の製造方法。
JP2000087404A 2000-03-27 2000-03-27 半導体装置の製造方法 Expired - Fee Related JP3851752B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000087404A JP3851752B2 (ja) 2000-03-27 2000-03-27 半導体装置の製造方法
TW090103413A TW492093B (en) 2000-03-27 2001-02-15 Semiconductor device and method of manufacturing the same
KR10-2001-0014820A KR100413740B1 (ko) 2000-03-27 2001-03-22 반도체 장치 및 그 제조 방법
US09/816,171 US6476454B2 (en) 2000-03-27 2001-03-26 Semiconductor device and method of manufacturing the same
US10/253,434 US6607958B2 (en) 2000-03-27 2002-09-25 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000087404A JP3851752B2 (ja) 2000-03-27 2000-03-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001274380A true JP2001274380A (ja) 2001-10-05
JP3851752B2 JP3851752B2 (ja) 2006-11-29

Family

ID=18603418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000087404A Expired - Fee Related JP3851752B2 (ja) 2000-03-27 2000-03-27 半導体装置の製造方法

Country Status (4)

Country Link
US (2) US6476454B2 (ja)
JP (1) JP3851752B2 (ja)
KR (1) KR100413740B1 (ja)
TW (1) TW492093B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012922A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体装置およびその製造方法
US7256122B2 (en) 2003-12-30 2007-08-14 Dongbu Electronics Co., Ltd. Method of fabricating semiconductor device
US7297630B2 (en) 2003-12-31 2007-11-20 Dongbu Electronics Co., Ltd. Methods of fabricating via hole and trench
JP2009290221A (ja) * 2007-02-06 2009-12-10 Sony Corp 絶縁ゲート電界効果トランジスタ及びその製造方法
US7977751B2 (en) 2007-02-06 2011-07-12 Sony Corporation Insulated gate field effect transistor and a method of manufacturing the same
JP2011524080A (ja) * 2008-06-30 2011-08-25 インテル・コーポレーション 誘電体エッチストップ層の選択的形成
JP2012253148A (ja) * 2011-06-01 2012-12-20 Toshiba Corp 半導体装置及びその製造方法
US9437704B2 (en) 2010-01-07 2016-09-06 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material, method and apparatus for manufacturing the same
US9472637B2 (en) 2010-01-07 2016-10-18 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material and method of manufacturing the same
JP2016540368A (ja) * 2013-09-27 2016-12-22 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ シームレスのコバルト間隙充填を可能にする方法
JP2022533516A (ja) * 2019-05-09 2022-07-25 インテル・コーポレーション コンタクトの高さの差が大きいメモリ用途のための非導電性エッチングストップ構造

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR100372643B1 (ko) * 2000-06-30 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
EP1211723B1 (en) * 2000-11-30 2009-09-09 Texas Instruments Incorporated Optimized metal fuse process in semiconductor device
US9139906B2 (en) 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US7563715B2 (en) 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
US6921743B2 (en) * 2001-04-02 2005-07-26 The Procter & Gamble Company Automatic dishwashing compositions containing a halogen dioxide salt and methods for use with electrochemical cells and/or electrolytic devices
US7037862B2 (en) * 2001-06-13 2006-05-02 Micron Technology, Inc. Dielectric layer forming method and devices formed therewith
US20030098489A1 (en) * 2001-11-29 2003-05-29 International Business Machines Corporation High temperature processing compatible metal gate electrode for pFETS and methods for fabrication
AU2002354103A1 (en) * 2001-12-07 2003-06-17 Tokyo Electron Limited Nitriding method for insulation film, semiconductor device and production method for semiconductor device, substrate treating device and substrate treating method
US6696345B2 (en) * 2002-01-07 2004-02-24 Intel Corporation Metal-gate electrode for CMOS transistor applications
JP2003282873A (ja) * 2002-03-22 2003-10-03 Sony Corp 半導体装置およびその製造方法
US20030194510A1 (en) * 2002-04-16 2003-10-16 Applied Materials, Inc. Methods used in fabricating gates in integrated circuit device structures
US6844585B1 (en) 2002-06-17 2005-01-18 National Semiconductor Corporation Circuit and method of forming the circuit having subsurface conductors
US7081409B2 (en) * 2002-07-17 2006-07-25 Samsung Electronics Co., Ltd. Methods of producing integrated circuit devices utilizing tantalum amine derivatives
US20040053456A1 (en) * 2002-09-17 2004-03-18 Wen-Yueh Jang Mosfet with short channel structure and formation method thereof
US20040056366A1 (en) * 2002-09-25 2004-03-25 Maiz Jose A. A method of forming surface alteration of metal interconnect in integrated circuits for electromigration and adhesion improvement
US6969688B2 (en) * 2002-10-08 2005-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Wet etchant composition and method for etching HfO2 and ZrO2
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
US6727560B1 (en) * 2003-02-10 2004-04-27 Advanced Micro Devices, Inc. Engineered metal gate electrode
TW200423185A (en) 2003-02-19 2004-11-01 Matsushita Electric Ind Co Ltd Method of introducing impurity
US6812110B1 (en) 2003-05-09 2004-11-02 Micron Technology, Inc. Methods of forming capacitor constructions, and methods of forming constructions comprising dielectric materials
US6861350B1 (en) * 2003-06-19 2005-03-01 Advanced Micro Devices, Inc. Method of manufacturing semiconductor device comprising silicon-rich tasin metal gate electrode
US7129552B2 (en) * 2003-09-30 2006-10-31 Sharp Laboratories Of America, Inc. MOSFET structures with conductive niobium oxide gates
US20050070109A1 (en) * 2003-09-30 2005-03-31 Feller A. Daniel Novel slurry for chemical mechanical polishing of metals
KR101107766B1 (ko) * 2003-10-09 2012-01-20 파나소닉 주식회사 접합 형성 방법 및 이를 이용하여 형성된 피처리물
TW200526804A (en) * 2003-10-30 2005-08-16 Tokyo Electron Ltd Method of manufacturing semiconductor device, film-forming apparatus, and storage medium
KR100573897B1 (ko) * 2003-12-30 2006-04-26 동부일렉트로닉스 주식회사 반도체 제조 방법
US7005333B2 (en) * 2003-12-30 2006-02-28 Infineon Technologies Ag Transistor with silicon and carbon layer in the channel region
US7002224B2 (en) * 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
US7060571B1 (en) * 2004-02-13 2006-06-13 Advanced Micro Devices, Inc. Semiconductor device with metal gate and high-k tantalum oxide or tantalum oxynitride gate dielectric
US7094671B2 (en) * 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
JPWO2005119745A1 (ja) * 2004-06-04 2008-04-03 松下電器産業株式会社 不純物導入方法
US20070059929A1 (en) * 2004-06-25 2007-03-15 Hag-Ju Cho Method of forming a tantalum carbon nitride layer and method of manufacturing a semiconductor device using the same
US20070026621A1 (en) * 2004-06-25 2007-02-01 Hag-Ju Cho Non-volatile semiconductor devices and methods of manufacturing the same
US7157378B2 (en) * 2004-07-06 2007-01-02 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US7253501B2 (en) * 2004-08-03 2007-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. High performance metallization cap layer
US7078722B2 (en) 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
US7091118B1 (en) * 2004-11-16 2006-08-15 Advanced Micro Devices, Inc. Replacement metal gate transistor with metal-rich silicon layer and method for making the same
US7205186B2 (en) * 2004-12-29 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for suppressing oxide formation
JP2007036148A (ja) * 2005-07-29 2007-02-08 Toshiba Corp 半導体装置製造方法
US7560392B2 (en) 2006-05-10 2009-07-14 Micron Technology, Inc. Electrical components for microelectronic devices and methods of forming the same
US8008144B2 (en) * 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
JP4492589B2 (ja) * 2006-06-20 2010-06-30 ソニー株式会社 半導体装置の製造方法
US20080076216A1 (en) * 2006-09-25 2008-03-27 Sangwoo Pae Method to fabricate high-k/metal gate transistors using a double capping layer process
US7576598B2 (en) * 2006-09-25 2009-08-18 Analog Devices, Inc. Bandgap voltage reference and method for providing same
JP2010506408A (ja) 2006-10-05 2010-02-25 エーエスエム アメリカ インコーポレイテッド 金属シリケート膜のａｌｄ
EP1914800A1 (en) * 2006-10-20 2008-04-23 Interuniversitair Microelektronica Centrum Method of manufacturing a semiconductor device with multiple dielectrics
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
US7682891B2 (en) * 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
US7611979B2 (en) 2007-02-12 2009-11-03 International Business Machines Corporation Metal gates with low charge trapping and enhanced dielectric reliability characteristics for high-k gate dielectric stacks
US20080283921A1 (en) * 2007-05-15 2008-11-20 Schiltron Corporation Dual-gate nmos devices with antimony source-drain regions and methods for manufacturing thereof
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US8022472B2 (en) * 2007-12-04 2011-09-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
KR101527535B1 (ko) * 2008-10-21 2015-06-10 삼성전자주식회사 반도체 소자의 형성 방법
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
US7759208B1 (en) * 2009-03-27 2010-07-20 International Business Machines Corporation Low temperature ion implantation for improved silicide contacts
US8294202B2 (en) * 2009-07-08 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a semiconductor device
US8236661B2 (en) * 2009-09-28 2012-08-07 International Business Machines Corporation Self-aligned well implant for improving short channel effects control, parasitic capacitance, and junction leakage
US8039908B2 (en) * 2009-11-11 2011-10-18 International Business Machines Corporation Damascene gate having protected shorting regions
WO2011105184A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8816503B2 (en) * 2011-08-29 2014-08-26 Infineon Technologies Austria Ag Semiconductor device with buried electrode
US20130087856A1 (en) * 2011-10-05 2013-04-11 International Business Machines Corporation Effective Work Function Modulation by Metal Thickness and Nitrogen Ratio for a Last Approach CMOS Gate
US8652890B2 (en) * 2012-02-29 2014-02-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits with narrow, metal filled openings
JP2014038960A (ja) * 2012-08-17 2014-02-27 Ps4 Luxco S A R L 半導体装置及びその製造方法
US8748309B2 (en) * 2012-09-14 2014-06-10 GlobalFoundries, Inc. Integrated circuits with improved gate uniformity and methods for fabricating same
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
KR102381342B1 (ko) 2015-09-18 2022-03-31 삼성전자주식회사 게이트를 갖는 반도체 소자의 형성 방법
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9859157B1 (en) * 2016-07-14 2018-01-02 International Business Machines Corporation Method for forming improved liner layer and semiconductor device including the same
US20220415656A1 (en) * 2021-06-25 2022-12-29 Applied Materials, Inc. Backside wafer dopant activation

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289030A (en) * 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
JP3523093B2 (ja) 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US6004850A (en) * 1998-02-23 1999-12-21 Motorola Inc. Tantalum oxide anti-reflective coating (ARC) integrated with a metallic transistor gate electrode and method of formation
JP3116897B2 (ja) * 1998-03-18 2000-12-11 日本電気株式会社 微細配線形成方法
US6225168B1 (en) * 1998-06-04 2001-05-01 Advanced Micro Devices, Inc. Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof
US6218311B1 (en) * 1998-06-30 2001-04-17 Texas Instruments Incorporated Post-etch treatment of a semiconductor device
US6333247B1 (en) * 1999-02-10 2001-12-25 International Business Machines Corporation Two-step MOSFET gate formation for high-density devices
US6300202B1 (en) * 2000-05-18 2001-10-09 Motorola Inc. Selective removal of a metal oxide dielectric

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256122B2 (en) 2003-12-30 2007-08-14 Dongbu Electronics Co., Ltd. Method of fabricating semiconductor device
US7297630B2 (en) 2003-12-31 2007-11-20 Dongbu Electronics Co., Ltd. Methods of fabricating via hole and trench
JP2007012922A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体装置およびその製造方法
JP2009290221A (ja) * 2007-02-06 2009-12-10 Sony Corp 絶縁ゲート電界効果トランジスタ及びその製造方法
US7977751B2 (en) 2007-02-06 2011-07-12 Sony Corporation Insulated gate field effect transistor and a method of manufacturing the same
JP2011524080A (ja) * 2008-06-30 2011-08-25 インテル・コーポレーション 誘電体エッチストップ層の選択的形成
US9653301B2 (en) 2010-01-07 2017-05-16 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material, method and apparatus for manufacturing the same
US9437704B2 (en) 2010-01-07 2016-09-06 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material, method and apparatus for manufacturing the same
US9472637B2 (en) 2010-01-07 2016-10-18 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material and method of manufacturing the same
JP2012253148A (ja) * 2011-06-01 2012-12-20 Toshiba Corp 半導体装置及びその製造方法
JP2016540368A (ja) * 2013-09-27 2016-12-22 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ シームレスのコバルト間隙充填を可能にする方法
JP2019110320A (ja) * 2013-09-27 2019-07-04 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ シームレスのコバルト間隙充填を可能にする方法
US10699946B2 (en) 2013-09-27 2020-06-30 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
JP2022533516A (ja) * 2019-05-09 2022-07-25 インテル・コーポレーション コンタクトの高さの差が大きいメモリ用途のための非導電性エッチングストップ構造

Also Published As

Publication number Publication date
KR100413740B1 (ko) 2003-12-31
TW492093B (en) 2002-06-21
JP3851752B2 (ja) 2006-11-29
KR20010091027A (ko) 2001-10-22
US6476454B2 (en) 2002-11-05
US6607958B2 (en) 2003-08-19
US20030027393A1 (en) 2003-02-06
US20010025999A1 (en) 2001-10-04

Similar Documents

Publication Publication Date Title
JP3851752B2 (ja) 半導体装置の製造方法
JP3523093B2 (ja) 半導体装置およびその製造方法
US5767004A (en) Method for forming a low impurity diffusion polysilicon layer
US7465996B2 (en) Semiconductor device and method for fabricating the same
US7042033B2 (en) ULSI MOS with high dielectric constant gate insulator
US6465335B1 (en) Method of manufacturing semiconductor device
US20060275991A1 (en) Method of manufacturing a semiconductor integrated circuit device
KR20060096032A (ko) Ｄｒａｍ 억세스 트랜지스터 및 그 형성방법
JP2003273350A (ja) 半導体装置及びその製造方法
US9064854B2 (en) Semiconductor device with gate stack structure
KR100763745B1 (ko) 반도체 집적 회로 장치의 제조 방법
JP2001274381A (ja) 半導体装置の製造方法
JP2002094059A (ja) Ｍｏｓｆｅｔ素子の製造方法
JP3768871B2 (ja) 半導体装置の製造方法
JP2006165469A (ja) 半導体装置及びその製造方法
KR20000059937A (ko) 폴리사이드 형성방법
KR100414229B1 (ko) 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법
JP5195421B2 (ja) 半導体装置
KR100771538B1 (ko) 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을갖는 반도체소자의 제조방법
JP3623682B2 (ja) 半導体装置の製造方法
JP2005243678A (ja) 半導体装置の製造方法
KR100340868B1 (ko) 반도체 소자의 게이트 전극 형성방법
JPH05291567A (ja) 半導体装置及びその製造方法
JP2001024187A (ja) 半導体装置の製造方法
JP2003124346A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050301

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050708

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060516

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060620

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060731

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060829

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060904

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090908

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110908

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110908

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130908

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees