JPH05291567A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05291567A JPH05291567A JP9427292A JP9427292A JPH05291567A JP H05291567 A JPH05291567 A JP H05291567A JP 9427292 A JP9427292 A JP 9427292A JP 9427292 A JP9427292 A JP 9427292A JP H05291567 A JPH05291567 A JP H05291567A
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- semiconductor
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Abstract
(57)【要約】
【目的】本発明の目的はシリサイドを形成する際の金属
原子の拡散がゲ−ト酸化膜に影響することのない半導体
装置及びその製造方法を提供することである。 【構成】半導体基板１上にゲ−ト酸化膜３を形成し、該
ゲ−ト酸化膜３上に第一多結晶半導体膜４、膜厚のごく
薄い拡散防止膜５及び第二多結晶半導体膜６からなるゲ
−ト電極が形成される。その後、シリサイドを形成する
に適する金属、例えばチタンを半導体基板１表面に堆積
させ、加熱処理を行ない拡散層８及び第二多結晶半導体
膜６上に選択的にシリサイド層９を形成する。
原子の拡散がゲ−ト酸化膜に影響することのない半導体
装置及びその製造方法を提供することである。 【構成】半導体基板１上にゲ−ト酸化膜３を形成し、該
ゲ−ト酸化膜３上に第一多結晶半導体膜４、膜厚のごく
薄い拡散防止膜５及び第二多結晶半導体膜６からなるゲ
−ト電極が形成される。その後、シリサイドを形成する
に適する金属、例えばチタンを半導体基板１表面に堆積
させ、加熱処理を行ない拡散層８及び第二多結晶半導体
膜６上に選択的にシリサイド層９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ゲ−ト電極上にチタンシリサイドを有するＭＯＳ型半導
体装置に関する。
ゲ−ト電極上にチタンシリサイドを有するＭＯＳ型半導
体装置に関する。
【０００２】
【従来の技術】半導体装置の大容量化とともに半導体素
子の微細化が進められている。ＭＯＳ型半導体装置の場
合、チップ面積が大きくなるほどゲ−ト電極の配線抵抗
がＭＯＳ型半導体装置の高速性に影響する。そのため、
層抵抗の小さいゲ−ト電極を形成する必要がある。ま
た、ソ−ス及びドレイン領域においても、浅い拡散層を
形成する必要があるが、浅い拡散層は層抵抗の増加を招
き素子特性が低下するため、層抵抗増大を補償しなけれ
ばならない。そのため、ＭＯＳ型半導体装置におけるゲ
−ト、ソ−ス及びドレイン領域の低抵抗化を図るため
に、それらの領域の表面にシリサイドが形成されたセル
フアラインシリサイド構造が用いている。
子の微細化が進められている。ＭＯＳ型半導体装置の場
合、チップ面積が大きくなるほどゲ−ト電極の配線抵抗
がＭＯＳ型半導体装置の高速性に影響する。そのため、
層抵抗の小さいゲ−ト電極を形成する必要がある。ま
た、ソ−ス及びドレイン領域においても、浅い拡散層を
形成する必要があるが、浅い拡散層は層抵抗の増加を招
き素子特性が低下するため、層抵抗増大を補償しなけれ
ばならない。そのため、ＭＯＳ型半導体装置におけるゲ
−ト、ソ−ス及びドレイン領域の低抵抗化を図るため
に、それらの領域の表面にシリサイドが形成されたセル
フアラインシリサイド構造が用いている。
【０００３】以下、図３より従来のセルフアラインシリ
サイド構造のＭＯＳ型半導体装置を説明する。先ず、半
導体基板１１に素子分離用絶縁膜１２を選択的に形成す
る。その後、半導体基板１１上にゲ−ト酸化膜１３を形
成し、該ゲ−ト酸化膜１３上に多結晶半導体膜１４を堆
積させ、リソグラフィ法及びＲＩＥ（反応性イオンエッ
チング）により多結晶半導体膜１４からなるゲ−ト電極
が形成される。次に、多結晶半導体膜１４の側壁にゲ−
ト側壁用絶縁膜１５が形成され、ソ−ス及びドレイン領
域となる拡散層１６が半導体基板１１に形成される（同
図（ａ））。
サイド構造のＭＯＳ型半導体装置を説明する。先ず、半
導体基板１１に素子分離用絶縁膜１２を選択的に形成す
る。その後、半導体基板１１上にゲ−ト酸化膜１３を形
成し、該ゲ−ト酸化膜１３上に多結晶半導体膜１４を堆
積させ、リソグラフィ法及びＲＩＥ（反応性イオンエッ
チング）により多結晶半導体膜１４からなるゲ−ト電極
が形成される。次に、多結晶半導体膜１４の側壁にゲ−
ト側壁用絶縁膜１５が形成され、ソ−ス及びドレイン領
域となる拡散層１６が半導体基板１１に形成される（同
図（ａ））。
【０００４】半導体基板１１の全面にチタン、コバルト
等の低抵抗珪化物（シリサイド）を形成する金属を堆積
させ金属膜１７を形成する（同図（ｂ））。その後、多
結晶半導体膜１４及び拡散層１６に含まれる半導体と上
記金属を熱反応させ、それぞれシリサイド層１８が形成
される（同図（ｃ））。未反応の金属膜１７を除去し、
セルフアラインシリサイド構造のＭＯＳ型半導体装置が
形成される（同図（ｄ））。
等の低抵抗珪化物（シリサイド）を形成する金属を堆積
させ金属膜１７を形成する（同図（ｂ））。その後、多
結晶半導体膜１４及び拡散層１６に含まれる半導体と上
記金属を熱反応させ、それぞれシリサイド層１８が形成
される（同図（ｃ））。未反応の金属膜１７を除去し、
セルフアラインシリサイド構造のＭＯＳ型半導体装置が
形成される（同図（ｄ））。
【０００５】しかしながら、ゲ−ト電極となる多結晶半
導体膜１４上の金属膜１７のシリサイド化が原因とな
り、素子特性の劣化を招く場合がある。なぜなら、図３
に示されるようなセルフアラインシリサイド構造のＭＯ
Ｓ型半導体装置では、多結晶半導体膜１４と拡散層１６
の表面に同時にシリサイド層を形成する。即ち、ゲ−ト
電極は多結晶半導体からなり、一方、基板は単結晶半導
体である。ところが、チタンなどの金属原子の半導体材
料中での拡散挙動は単結晶と多結晶において大きく異な
り、多結晶中では結晶粒界を通しての高速拡散が起こる
ため、全体としての拡散速度も単結晶中と比べて大幅に
速くなる。つまり、シリサイド化工程において、金属原
子が多結晶半導体膜１４内を高速で拡散され、ゲ−ト酸
化膜１３内にも拡散されるため素子特性の劣化を引き起
こす。
導体膜１４上の金属膜１７のシリサイド化が原因とな
り、素子特性の劣化を招く場合がある。なぜなら、図３
に示されるようなセルフアラインシリサイド構造のＭＯ
Ｓ型半導体装置では、多結晶半導体膜１４と拡散層１６
の表面に同時にシリサイド層を形成する。即ち、ゲ−ト
電極は多結晶半導体からなり、一方、基板は単結晶半導
体である。ところが、チタンなどの金属原子の半導体材
料中での拡散挙動は単結晶と多結晶において大きく異な
り、多結晶中では結晶粒界を通しての高速拡散が起こる
ため、全体としての拡散速度も単結晶中と比べて大幅に
速くなる。つまり、シリサイド化工程において、金属原
子が多結晶半導体膜１４内を高速で拡散され、ゲ−ト酸
化膜１３内にも拡散されるため素子特性の劣化を引き起
こす。
【０００６】
【発明が解決しようとする課題】上述のような現象は多
結晶半導体膜、つまりゲ−ト電極の膜厚を厚くすること
により防ぐことが可能であるが、素子の微細化に伴う基
板表面垂直方向の寸法縮小の要求に反するものである。
従って、ゲ−ト電極の厚さを厚くすることなく、シリサ
イド化において金属原子の拡散がゲ−ト酸化膜に影響し
ないようにすることが求められる。
結晶半導体膜、つまりゲ−ト電極の膜厚を厚くすること
により防ぐことが可能であるが、素子の微細化に伴う基
板表面垂直方向の寸法縮小の要求に反するものである。
従って、ゲ−ト電極の厚さを厚くすることなく、シリサ
イド化において金属原子の拡散がゲ−ト酸化膜に影響し
ないようにすることが求められる。
【０００７】それ故、本発明の目的は低抵抗のシリサイ
ドを形成する際の金属原子の拡散がゲ−ト酸化膜に影響
することのない半導体装置及びその製造方法を提供する
ことである。
ドを形成する際の金属原子の拡散がゲ−ト酸化膜に影響
することのない半導体装置及びその製造方法を提供する
ことである。
【０００８】
【課題を解決するための手段】セルフアラインシリサイ
ド構造のＭＯＳ型半導体装置において、ゲ−ト電極が第
一多結晶半導体膜と、該第一多結晶半導体膜上に形成さ
れた膜厚が３０オングストロ−ム以下の拡散防止膜と、
該拡散防止膜上に形成される第二多結晶半導体膜とから
なる積層膜であり、第二多結晶半導体膜表面に金属シリ
サイドが形成されることを特徴とする。
ド構造のＭＯＳ型半導体装置において、ゲ−ト電極が第
一多結晶半導体膜と、該第一多結晶半導体膜上に形成さ
れた膜厚が３０オングストロ−ム以下の拡散防止膜と、
該拡散防止膜上に形成される第二多結晶半導体膜とから
なる積層膜であり、第二多結晶半導体膜表面に金属シリ
サイドが形成されることを特徴とする。
【０００９】上記ゲ−ト電極は以下に示されるように形
成される。素子分離された半導体基板上にゲ−ト酸化膜
が形成され、該ゲ−ト酸化膜上に第一多結晶半導体膜を
形成し、該第一多結晶半導体膜上に膜厚３０オングスト
ロ−ム以下の拡散防止膜を形成し、該拡散防止膜上に第
二多結晶半導体薄膜を形成し、上記第一多結晶半導体膜
と上記拡散防止膜と上記第二多結晶半導体膜との三層か
らなる積層膜を選択的に除去する。該積層膜の側面部分
に絶縁膜を形成し、上記半導体基板表面に金属膜を形成
させ、上記半導体基板を加熱して該金属膜と上記第二多
結晶半導体膜を反応させて金属シリサイドを形成し、未
反応の上記金属膜を除去する。
成される。素子分離された半導体基板上にゲ−ト酸化膜
が形成され、該ゲ−ト酸化膜上に第一多結晶半導体膜を
形成し、該第一多結晶半導体膜上に膜厚３０オングスト
ロ−ム以下の拡散防止膜を形成し、該拡散防止膜上に第
二多結晶半導体薄膜を形成し、上記第一多結晶半導体膜
と上記拡散防止膜と上記第二多結晶半導体膜との三層か
らなる積層膜を選択的に除去する。該積層膜の側面部分
に絶縁膜を形成し、上記半導体基板表面に金属膜を形成
させ、上記半導体基板を加熱して該金属膜と上記第二多
結晶半導体膜を反応させて金属シリサイドを形成し、未
反応の上記金属膜を除去する。
【００１０】
【作用】本発明によるＭＯＳ半導体装置のゲ−ト電極
は、ゲ−ト酸化膜上に順次形成される第一多結晶半導体
膜と拡散防止膜と第二多結晶半導体膜からなる積層膜で
ある。従って、ゲ−ト電極表面に金属シリサイドを形成
する際のゲ−ト電極中を拡散する金属原子は、拡散防止
膜上の第二多結晶半導体膜内のみに拡散され、拡散防止
膜によりゲ−ト酸化膜に拡散されることがない。つま
り、拡散防止膜は多結晶半導体からなるゲ−ト電極の電
気伝導に影響することなく、ゲ−ト電極中の基板表面に
垂直方向な金属原子の拡散を抑える働きをしている。
は、ゲ−ト酸化膜上に順次形成される第一多結晶半導体
膜と拡散防止膜と第二多結晶半導体膜からなる積層膜で
ある。従って、ゲ−ト電極表面に金属シリサイドを形成
する際のゲ−ト電極中を拡散する金属原子は、拡散防止
膜上の第二多結晶半導体膜内のみに拡散され、拡散防止
膜によりゲ−ト酸化膜に拡散されることがない。つま
り、拡散防止膜は多結晶半導体からなるゲ−ト電極の電
気伝導に影響することなく、ゲ−ト電極中の基板表面に
垂直方向な金属原子の拡散を抑える働きをしている。
【００１１】
【実施例】以下、本発明の一実施例を図１を用いて説明
する。
する。
【００１２】先ず、半導体基板１に素子分離用絶縁膜２
を選択的に形成した後、半導体基板１上にゲ−ト酸化膜
３を形成する（同図（ａ））。次に、該ゲ−ト酸化膜３
上にゲ−ト電極となる多結晶半導体膜を形成する。この
とき、該多結晶半導体膜は二度に分けて形成される。つ
まり、ゲ−ト酸化膜３上に第一多結晶半導体膜４を形成
し、該第一多結晶半導体膜４上に膜厚のごく薄い拡散防
止膜５を形成し、該拡散防止膜５上に第二多結晶半導体
膜６を形成する（同図（ｂ））。これら三層からなるゲ
−ト電極の形成方法として、例えば次の（１）及び
（２）に示す方法がある。
を選択的に形成した後、半導体基板１上にゲ−ト酸化膜
３を形成する（同図（ａ））。次に、該ゲ−ト酸化膜３
上にゲ−ト電極となる多結晶半導体膜を形成する。この
とき、該多結晶半導体膜は二度に分けて形成される。つ
まり、ゲ−ト酸化膜３上に第一多結晶半導体膜４を形成
し、該第一多結晶半導体膜４上に膜厚のごく薄い拡散防
止膜５を形成し、該拡散防止膜５上に第二多結晶半導体
膜６を形成する（同図（ｂ））。これら三層からなるゲ
−ト電極の形成方法として、例えば次の（１）及び
（２）に示す方法がある。
【００１３】（１）減圧化学気相成長法により第一多結
晶半導体膜４をゲ−ト酸化膜３上に堆積させる。その
後、一旦基板を反応管から外に出し、多結晶半導体膜４
の堆積温度である６００℃に近い温度で酸素を含む外気
にさらして第一多結晶半導体膜４上に拡散防止膜５を形
成する。再び反応管内に挿入することにより、減圧化学
気相成長法により拡散防止膜５上に第二多結晶半導体膜
６を堆積させる方法。
晶半導体膜４をゲ−ト酸化膜３上に堆積させる。その
後、一旦基板を反応管から外に出し、多結晶半導体膜４
の堆積温度である６００℃に近い温度で酸素を含む外気
にさらして第一多結晶半導体膜４上に拡散防止膜５を形
成する。再び反応管内に挿入することにより、減圧化学
気相成長法により拡散防止膜５上に第二多結晶半導体膜
６を堆積させる方法。
【００１４】（２）減圧化学気相成長法により第一多結
晶半導体膜４を堆積させた後、反応管内に導入される反
応ガスを切り換えることにより、第一多結晶半導体膜４
上に拡散防止膜５を形成し、再び、反応ガスを切り換え
第二多結晶半導体膜６を形成する方法。ここで、反応ガ
スは、第一多結晶半導体膜４及び第二多結晶半導体膜６
の形成にはシラン（ＳｉＨ4 ）を用い、拡散防止膜５の
形成には酸素が導入される。
晶半導体膜４を堆積させた後、反応管内に導入される反
応ガスを切り換えることにより、第一多結晶半導体膜４
上に拡散防止膜５を形成し、再び、反応ガスを切り換え
第二多結晶半導体膜６を形成する方法。ここで、反応ガ
スは、第一多結晶半導体膜４及び第二多結晶半導体膜６
の形成にはシラン（ＳｉＨ4 ）を用い、拡散防止膜５の
形成には酸素が導入される。
【００１５】次に、通常のフォトリソグラフィ法とＲＩ
Ｅ（反応性イオンエッチング）による異方性エッチング
によって、第一多結晶半導体膜４、拡散防止膜５及び第
二多結晶半導体膜６を選択的に除去し、ゲ−ト電極が形
成される。その後、ＳｉＯ2またはＳｉＮからなる絶縁
膜を基板全面に堆積させた後、異方性エッチングにより
上記ゲ−ト電極の側面にゲ−ト側壁用絶縁膜７を形成す
る。次に、半導体基板１に選択的にイオン注入しソ−ス
及びドレイン領域となる拡散層８を形成する。半導体基
板１上のゲ−ト酸化膜３を希弗酸処理によってエッチン
グ除去する（同図（ｃ））。
Ｅ（反応性イオンエッチング）による異方性エッチング
によって、第一多結晶半導体膜４、拡散防止膜５及び第
二多結晶半導体膜６を選択的に除去し、ゲ−ト電極が形
成される。その後、ＳｉＯ2またはＳｉＮからなる絶縁
膜を基板全面に堆積させた後、異方性エッチングにより
上記ゲ−ト電極の側面にゲ−ト側壁用絶縁膜７を形成す
る。次に、半導体基板１に選択的にイオン注入しソ−ス
及びドレイン領域となる拡散層８を形成する。半導体基
板１上のゲ−ト酸化膜３を希弗酸処理によってエッチン
グ除去する（同図（ｃ））。
【００１６】低抵抗シリサイドを形成するに適する金
属、例えばチタンを半導体基板１表面に堆積させ、加熱
処理を行ない拡散層８及び第二多結晶半導体膜６上に選
択的にシリサイド層９を形成した後、適当な湿式処理、
例えばアンモニア水と過酸化水素水の混合液又は硫酸と
過酸化水素水の混合液などによって未反応の金属を除去
する（同図（ｄ））。
属、例えばチタンを半導体基板１表面に堆積させ、加熱
処理を行ない拡散層８及び第二多結晶半導体膜６上に選
択的にシリサイド層９を形成した後、適当な湿式処理、
例えばアンモニア水と過酸化水素水の混合液又は硫酸と
過酸化水素水の混合液などによって未反応の金属を除去
する（同図（ｄ））。
【００１７】尚、同図（ｃ）に示した拡散層８の形成
は、ゲ−ト側壁用絶縁膜７の形成直前または直後いずれ
でもよい。また、金属を堆積後またはシリサイド層９の
形成後に拡散層８を形成することも可能である。
は、ゲ−ト側壁用絶縁膜７の形成直前または直後いずれ
でもよい。また、金属を堆積後またはシリサイド層９の
形成後に拡散層８を形成することも可能である。
【００１８】上述の（１）及び（２）の方法において、
（１）よりも（２）の方法のほうが膜厚等を容易に制御
することができる。また、（２）の方法における拡散防
止膜５の途中での導入ガスとしてアンモニアを含むガス
を用いることにより、拡散防止膜５として薄い窒化膜を
形成する方法も可能である。これらの酸化膜または窒化
膜等からなる拡散防止膜５の膜厚は、ゲ−ト電極の電気
的性質を大きく変化させることのなく、かつ金属原子の
拡散を防止する程度、例えば平均膜厚が３０オングスト
ロ−ム以下であればよい。即ち、拡散防止膜５は絶縁性
の膜であるが極めて薄い膜厚のため、第一多結晶半導体
膜４と第二多結晶半導体膜６は電気的に接続されてい
る。
（１）よりも（２）の方法のほうが膜厚等を容易に制御
することができる。また、（２）の方法における拡散防
止膜５の途中での導入ガスとしてアンモニアを含むガス
を用いることにより、拡散防止膜５として薄い窒化膜を
形成する方法も可能である。これらの酸化膜または窒化
膜等からなる拡散防止膜５の膜厚は、ゲ−ト電極の電気
的性質を大きく変化させることのなく、かつ金属原子の
拡散を防止する程度、例えば平均膜厚が３０オングスト
ロ−ム以下であればよい。即ち、拡散防止膜５は絶縁性
の膜であるが極めて薄い膜厚のため、第一多結晶半導体
膜４と第二多結晶半導体膜６は電気的に接続されてい
る。
【００１９】図２では、従来並びに本発明により形成さ
れたセルフアラインシリサイド構造のＭＯＳ型半導体装
置でのゲ−ト酸化膜の絶縁破壊試験での良品率を、ゲ−
ト電極となる多結晶半導体膜の膜厚に対して示したもの
である。これによれば、従来方法では多結晶半導体膜の
厚さが２００ｎｍ以上のときにはほぼ一定した良品率が
得られているものの、せいぜい７０％に過ぎない。これ
に対して本発明の方法では、同様の条件での良品率は９
０〜９５％と大幅に増加している。
れたセルフアラインシリサイド構造のＭＯＳ型半導体装
置でのゲ−ト酸化膜の絶縁破壊試験での良品率を、ゲ−
ト電極となる多結晶半導体膜の膜厚に対して示したもの
である。これによれば、従来方法では多結晶半導体膜の
厚さが２００ｎｍ以上のときにはほぼ一定した良品率が
得られているものの、せいぜい７０％に過ぎない。これ
に対して本発明の方法では、同様の条件での良品率は９
０〜９５％と大幅に増加している。
【００２０】
【発明の効果】本発明によれば、多結晶半導体膜のほぼ
中間にごく薄い拡散防止膜を有するゲ−ト電極を形成す
る。従って、セルフアラインシリサイド工程の際に拡散
防止膜がチタンなどの金属原子の同ゲ−ト電極内への拡
散を抑えるため、金属原子の拡散がゲ−ト酸化膜に影響
を与えることがなく、素子特性の劣化を防ぐことができ
る。よって、ゲ−ト電極を厚くすることがなく、素子の
微細化に対応し基板表面垂直方向の寸法縮小を達成でき
る。
中間にごく薄い拡散防止膜を有するゲ−ト電極を形成す
る。従って、セルフアラインシリサイド工程の際に拡散
防止膜がチタンなどの金属原子の同ゲ−ト電極内への拡
散を抑えるため、金属原子の拡散がゲ−ト酸化膜に影響
を与えることがなく、素子特性の劣化を防ぐことができ
る。よって、ゲ−ト電極を厚くすることがなく、素子の
微細化に対応し基板表面垂直方向の寸法縮小を達成でき
る。
【図１】本発明による一実施例の製造工程を示す図であ
る。
る。
【図２】従来及び本発明により形成されたＭＯＳ型半導
体装置において、ゲ−ト電極となる多結晶半導体膜の膜
厚に対するゲ−ト酸化膜の絶縁破壊試験での良品率を示
したものである。
体装置において、ゲ−ト電極となる多結晶半導体膜の膜
厚に対するゲ−ト酸化膜の絶縁破壊試験での良品率を示
したものである。
【図３】従来の製造工程を示す図である。
１…半導体基板、２…素子分離用絶縁膜、３…ゲ−ト酸
化膜、４…第一多結晶半導体膜、５…拡散防止膜、６…
第二多結晶半導体膜、７…ゲ−ト側壁用絶縁膜、８…拡
散層、９…シリサイド層。
化膜、４…第一多結晶半導体膜、５…拡散防止膜、６…
第二多結晶半導体膜、７…ゲ−ト側壁用絶縁膜、８…拡
散層、９…シリサイド層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (4)
- 【請求項１】 一導電型の半導体基板と、該半導体基板
に形成された反対導電型の拡散層と、上記半導体基板上
に形成されるゲ−ト酸化膜と、該ゲ−ト酸化膜上に形成
されるゲ−ト電極と、上記拡散層及び上記ゲ−ト電極の
各々表面に形成されるシリサイド層とを有する半導体装
置において、上記ゲ−ト電極が第一多結晶半導体膜と、
該第一多結晶半導体膜上に形成された拡散防止膜と、該
拡散防止膜上に形成される第二多結晶半導体膜とからな
る積層膜であることを特徴とする半導体装置。 - 【請求項２】 上記拡散防止膜は酸化珪素または窒化珪
素からなると共に、膜厚が３０オングストロ−ム以下で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板の一主面上に熱酸化によって
酸化膜を形成する工程と、該酸化膜上に第一多結晶半導
体膜を形成する工程と、該第一多結晶半導体膜上に膜厚
３０オングストロ−ム以下の拡散防止膜を形成する工程
と、該拡散防止膜上に第二多結晶半導体薄膜を形成する
工程と、上記第一多結晶半導体膜と上記拡散防止膜と上
記第二多結晶半導体膜の三層からなる積層膜を選択的に
除去する工程と、該積層膜の側面部分に絶縁膜を形成す
る工程と、上記半導体基板表面に金属膜を形成する工程
と、上記半導体基板を加熱して該金属膜と上記第二多結
晶半導体膜を反応させてシリサイドを形成する工程と、
未反応の上記金属膜を除去する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項４】 上記拡散防止膜が酸化珪素または窒化珪
素からなり、シリサイドがチタンシリサイドからなるこ
とを特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9427292A JPH05291567A (ja) | 1992-04-14 | 1992-04-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9427292A JPH05291567A (ja) | 1992-04-14 | 1992-04-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291567A true JPH05291567A (ja) | 1993-11-05 |
Family
ID=14105637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9427292A Pending JPH05291567A (ja) | 1992-04-14 | 1992-04-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291567A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
| KR100297221B1 (ko) * | 1997-09-29 | 2001-08-07 | 가네꼬 히사시 | Mos반도체장치및그제조방법 |
| JP2002057124A (ja) * | 2000-08-01 | 2002-02-22 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US7208400B2 (en) | 2003-07-30 | 2007-04-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a dielectric film formed between first and second electrode layers |
-
1992
- 1992-04-14 JP JP9427292A patent/JPH05291567A/ja active Pending
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