KR20060096032A - Ｄｒａｍ 억세스 트랜지스터 및 그 형성방법 - Google Patents

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Abstract

자기정합 리세스형 게이트 구조 및 그 형성 방법을 개시한다. 먼저, 반도체 기판에 아이솔레이션을 위한 필드 옥사이드 영역들을 형성한다. 반도체 기판 상에 형성된 절연성 층에 복수개의 컬럼들을 정의하고, 이어 얇은 희생 옥사이드층을 반도체 기판의 노출된 영역들 상에 형성하나 필드 옥사이드 영역들 상에 형성하지 않는다. 그 다음에 각 컬럼의 사이드월들 상에 및 희생 옥사이드층과 필드 옥사이드 영역들의 일부분 상에 유전성 물질을 제공한다. 제1 식각을 실시하여 반도체 기판 내에 제1 세트의 트렌치들과, 필드 옥사이드 영역들 내에 복수개의 리세스들을 형성한다. 제2 식각을 실시하여 컬럼들의 사이드월들 상에 잔존하는 유전성 잔존물을 제거하고 제2 세트의 트렌치들을 형성한다. 그 다음에 제2 세트의 트렌치들 내에 및 리세스들 내에 폴리실리콘을 증착하여 리세스형 도전성 게이트들을 형성한다.
자기정합, 리세스형, 게이트 구조, 트렌치, 컬럼, 사이드월

Description

ＤＲＡＭ 억세스 트랜지스터 및 그 형성방법{DRAM ACCESS TRANSISTOR AND METHOD OF FORMATION}
본 발명은 다메모리 회로(448)이내믹 랜덤 억세스 메모리(dynamic random access memory: DRAM) 셀들(cells)에 관한 것이고, 보다 상세하게는 다이내믹 랜덤 억세스 메모리 셀들의 새로운 형성 공정에 관한 것이다.
다이내믹 랜덤 억세스 메모리 셀은 일반적으로, 산화막 반도체 전기장 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effector Transistor; MOSFET)와 같은 억세스(access) 소자에 결합된 전하 저장 커패시터(charge storage capacitor)(또는 셀 커패시터)를 포함한다. MOSFET는 커패시터에 저하를 공급하거나 제거하는 기능을 하고 이로써 저장된 전하에 의해 정의된 논리상태에 영향을 미친다. 커패시터에 저장된 전하량은 전극(또는 저장 노드) 면적 및 전극 간격에 의해 결정된다. 작동 전압, 누설 속도(leakage rate) 및 리프레시 속도(refresh rate)와 같은 DRAM 동작의 조건들은 일반적으로, 임의의 최소 전하가 커패시터에 의해 저장될 것을 요구한다.
고 메모리 용량(higher memory capacity)으로의 계속되는 추세에서, 저장 셀 들의 집적도가 증가하여야만 하나, 저장 셀의 각각은 필요한 커패시턴스 레벨들을 유지하여야만 한다. 이는 DRAM 제조 기술들의 중요한 요구사항이다. 최근에, 셀 커패시터들의 집적 밀도를 높이고/높이거나 트랜지스터 사이즈를 동시에 축소하려는 시도들을 하여왔으나 제한적인 결과들을 거두었다. 예를 들면, 하나의 접근방법은 기판 상에 형성된 트랜지스터 게이트 전극과 소스/드레인 영역의 길이를 축소시켜서 집적도를 증가시키는 것이다. 불행하게도, 임계전압(threshold voltage) 및/또는 펀치스루(punch-through) 현상과 같은 소위 숏채널효과(short channel effect)의 감소가 나타나는 것 같다. 공지된 축소방법은 전술한 단점들을 개선하는데 효과적이다. 하지만, 이러한 접근방법은 기판 도핑 밀도를 증가시키고 공급전압의 감소를 필요로 하며, 이어 임계전압의 전기적 잡음(noise)과 변동들(fluctuations)에 대한 마진(margin)의 감소를 가져온다. 고 채널 도핑은 저장 노드 접합에서의 고 전계로 인해 보유시간(retention time)의 악화를 가져온다.
따라서, 채널에 더 이상 도펀트들(dopants)을 추가하지 않고, 숏채널효과의 발생을 예방함과 아울러 반도체 회로의 고 집적을 구현하는 것을 허용하는, MOS 반도체 소자들을 형성하는 개선된 방법에 대한 요구가 있다.
본 발명의 실시예는 자기정합 리세스형(self-aligned recessed) 게이트 구조들을 갖는, DRAM 억세스 트랜지스터와 같은 메모리 소자들을 형성하는 방법을 제공한다. 반도체 기판 상에 형성된 절연성 층에 복수개의 절연성 컬럼들을 정의하고, 뒤이어 반도체 기판의 노출된 영역들 상에 얇은 희생(sacrificial) 옥사이드층을 형성한다. 그 다음에 각 컬럼의 사이드월들(sidewalls) 상에 및 희생 옥사이드층의 일부분들 상에 유전성 물질을 제공한다. 제1 식각을 실시하여 반도체 기판 내에 제1 세트의 제1 폭의 트렌치들을 형성한다. 제1 식각의 결과, 얇은 희생 옥사이드층이 완전히 제거되나, 유전성 물질은 단지 부분적으로만 제거되어 컬럼들의 사이드월들 상에 유전성 잔존물을 형성한다. 제2 식각을 실시하여 컬럼들의 사이드월들 상에 잔존하는 유전성 잔존물을 제거하고, 제1 세트의 트렌치들의 제1 폭보다 더 큰 제2 폭의 제2 세트의 트렌치들을 형성한다.
본 발명의 또 다른 실시예는 DRAM 억세스 트랜지스터를 위한 자기정합 리세스형 게이트 구조를 제공한다. 자기정합 리세스형 게이트 구조는 반도체 기판의 표면 아래에 위치하며 약 35㎚ 내지 약 75㎚, 더욱 바람직하게는 약 60㎚의 폭을 갖는 제1 리세스형 게이트 영역을 포함한다. 자기정합 리세스형 게이트 구조는 또한 반도체 기판의 표면 상에 약 20㎚ 내지 약 800㎚로 연장하는 제2 게이트 영역을 포함한다. 제2 게이트 영역은 약 50㎚ 내지 약 100㎚, 더욱 바람직하게는 약 80㎚의 폭을 갖는다. 절연성 스페이서들(spacers)은 제2 게이트 영역의 사이드월들 상에 위치하나 제1 리세스형 게이트 영역의 사이드월들 상에는 위치하지 않는다.
본 발명의 전술한 이점 및 특징과 다른 이점 및 특징은 본 발명의 전형적인 실시예들을 설명하는 상세한 설명 및 첨부된 도면으로부터 더 명백해질 것이다.
도 1은 본 발명의 방법에 따라 DRAM 억세스 트랜지스터를 형성할 반도체 소자의 일부분의 개략 단면도.
도 2는 도 1에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 3은 도 2에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 4는 도 3에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 5a는 도 4에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 5b는 5-5' 라인을 따라 절단한 도 5a의 소자의 단면도.
도 6a은 도 5a에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 6b는 6-6' 라인을 따라 절단한 도 6a의 소자의 단면도.
도 7은 도 6a에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 8은 도 7에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 9는 도 8에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 10은 도 9에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 11은 도 10에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 12는 도 11에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 13은 도 12에 도시된 공정 단계에 뒤이은 공정 단계에서의 도 1의 소자의 단면도.
도 14는 본 발명의 방법에 따라 형성한 DRAM 억세스 트랜지스터를 구비한 컴퓨터 시스템의 예시도.
이하 상세한 설명에서 본 발명을 실시할 수 있는 여러 가지 특정적이며 전형적인 실시예들을 참조한다. 이러한 실시예들을, 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 설명한다. 그리고, 다른 실시예들을 적용할 수 있으며, 구조적, 논리적 및 전기적 변형들을 할 수 있음을 이해하여야 한다.
이하의 설명에서 사용하는 "웨이퍼" 및 "기판"이라는 용어는 반도체 표면을 갖는 임의의 반도체 기반(semiconductor-based) 구조를 포함할 수도 있다. 웨이퍼 및 구조는 실리콘, 실리콘-온-인슈레이터(silicon-on-insulator: SOI), 실리콘-온-사파이어(silicon-on-sapphire: SOS), 도핑 및 미도핑 반도체들, 기본적인 반도체 토대(base semiconductor foundation)에 의해 지지되는 실리콘 에피택셜층 및 다른 반도체 구조들을 포함하는 것으로 이해하여야 한다. 반도체는 실리콘 기반(silicon-based) 이어야 할 필요가 없다. 반도체는 실리콘-게르마늄, 게르마늄 또는 갈륨아세나이드가 가능하다.
동일 부분에 동일 참조부호들을 부여한 도면들을 참조하면, 도 1 내지 도 13은 본 발명의 전형적인 실시예들에 따라 형성된 억세스 트랜지스터들을 갖는 DRAM 메모리 소자(100)(도 13)를 형성하는 방법을 도시한다. 도 1은 통상적인 방법들에 의해 얕은 트렌치 아이솔레이션(shallow trench isolation: STI) 영역들(20)을 내부에 형성한 반도체 기판(10)을 도시한다. 전형적인 일실시예에서, 얕은 트렌치 아이솔레이션 영역들(20)을 얻기 위하여 기판(10)을 약 100㎚ 내지 약 1000㎚, 바람직하게는 약 300㎚의 깊이로 제1 식각한다. 얕은 트렌치들의 형성에 뒤이어, 트렌치들을 아이솔레이션용 유전체, 예를 들어 고밀도 플라즈마(high density plasma: HDP) 옥사이드와 같이 협소한 트렌치들을 효과적으로 충전하는 고도의 능력을 갖는 물질로 충전한다. 다른 방법으로, 트렌치들에 아이솔레이션용 유전체를 충전하기 전에, 트렌치 사이드월들 상에 예를 들어 옥사이드 또는 실리콘 나이트라이드로 형성된 절연성 층을 형성하여 트렌치들의 저면부의 모서리들을 완만하게 하는데 도움을 주고 트렌치들에 후속으로 충전하는데 사용되는 유전체의 스트레스량을 감소시킬 수도 있다.
도 1은 또한 통상적인 반도체 공정 기술들에 따라 반도체 기판(10) 상에 형성한 절연성 층(14)을 도시한다. 절연성 층(14)은 예를 들어, TEOS 옥사이드와 같 은 실리콘 옥사이드 또는 예를 들어 실리콘 나이트라이드(Si3N4)와 같은 나이트라이드를 포함할 수도 있다. 기판(10) 상에 절연성 층(14)을 약 10㎚ 내지 약 1000㎚, 더욱 바람직하게는 약 200㎚의 두께로 형성한다. TEOS 옥사이드층(14)에 대한 응용에 절연성 층(14)을 참조하더라도, 절연성 층(14)을 또한, 예를 들어 실리콘 나이트라이드 또는 다른 절연성 물질들로 형성될 수도 있고 이로써 본 발명을 TEOS 옥사이드의 사용에 한정하지 아니 함을 이해하여야만 한다. TEOS 옥사이드층(14)은 화학기상증착(chemical vapor deposition: CVD) 또는 일렉트론 사이클로트론 공명 플라즈마 강화 화학기상증착(electron cyclotron resonance plasma enhanced CVD)에 의한 저온 증착 등과 같은 공지된 증착 공정들에 의해 형성될 수도 있다.
다음으로, TEOS 옥사이드층(14) 상에 약 100㎚ 내지 약 1000㎚의 두께로 형성된 감광막(15)(도 1)을 사용하여 TEOS 옥사이드층(14)을 패터닝한다. 감광막(15)을 마스크(미도시)로 패터닝하고 TEOS 옥사이드층(14)을 패터닝된 감광막을 통하여 이방성 식각하여 약 50㎚ 내지 약 100㎚, 더욱 바람직하게는 80㎚의 폭(W)과 약 20㎚ 내지 약 800㎚, 더욱 바람직하게는 200㎚의 높이(H)를 갖는 복수개의 TEOS 옥사이드 컬럼들(18) 또는 라인들(도 2)을 얻는다. 도 2에 도시된 바와 같이, TEOS 옥사이드 컬럼들(18)을 약 50㎚ 내지 약 100㎚, 더욱 바람직하게는 약 80㎚의 거리(D)(예시적으로 폭(W)과 대략 동일함)만큼 서로 이격하여 배치한다. 더욱 상세히 후술하는 바와 같이, 거리(D)는 기판(10)의 표면 상에 위치하며 본 발명의 실시예들에 따라 형성된 자기정합 리세스형 게이트 구조들의 일부분의 폭을 나타낸다. TEOS 옥사이드 컬럼들(18)은 또한 도 2에 도시된 바와 같이, 반도체 기판(10)의 표면(11)에 인접하며 표면(11) 상에 위치한 영역들(A)과, STI 영역들(20)의 유전성 물질에 인접하며 유전성 물질 상에 위치한 영역들(B)을 정의한다.
예를 들어 산소 플라즈마와 같은 통상적인 기술들에 의해 또는 자외선 조사(UV irradiation)로 기판(10)을 가득히 비춤에 의해 감광막(15)을 제거하여 감광막을 열화(degrade)하고 도 2의 구조를 얻는다.
이제 도 3을 참조한다. TEOS 옥사이드 컬럼들(18)의 형성에 뒤이어 도 3에 도시된 바와 같이, 영역들(A)에 해당하지만 영역들(B)에 해당하지 않는 반도체 기판(10)의 노출된 표면들(19)(도 2) 상에 약 3㎚ 내지 약 20㎚, 더욱 바람직하게는 약 5㎚의 두께를 가진 얇은 희생 옥사이드층(22)을 열적으로 성장시킨다. 영역들(B)이 영역들(20)의 필드 아이솔레이션 옥사이드 상에 위치하기 때문에 영역들(B)에 성장한 옥사이드는 검출 불가능하다. 더욱 상세히 후술하는 바와 같이, 희생 옥사이드층(22)을, 폴리 스페이서 식각 동안에 식각정지 층으로서 활용할 것이다. 희생 옥사이드층(22)의 형성에 뒤이어, 도 3에 도시된 바와 같이, TEOS 옥사이드 컬럼들(18), 얇은 희생 옥사이드층(22) 및 STI 영역들(20)의 유전성 물질 상에 도핑 또는 미도핑 폴리실리콘층(24)을 형성한다. 약 300℃ 내지 약 600℃의 온도에서 증착 기술, 예를 들어 CVD 또는 LPCVD 처리에 의해 폴리실리콘층(24)을 폭(W) 또는 거리(D)(도 2)의 약 1/4 내지 약 1/3의 두께로 형성한다.
그 후, TEOS 옥사이드 컬럼들(18) 상에, 얇은 희생 옥사이드층(22) 상에 및 STI 영역들(20)의 유전성 물질 상에 형성된 폴리실리콘층(24)을, 도 4에 도시된 바 와 같이, 희생 옥사이드층(22) 상에서 및 STI 영역들(20)의 절연성 물질 상에서 정지하고 폴리실리콘 스페이서들(25,25a)을 형성하는, 예를 들어 HBr 기반의 화학 성질을 가진 선택적 에천트(etchant)와 같은 제1 에천트로써 부분적으로 식각한다. 폴리실리콘 스페이서들(25,25a)의 높이는 리세스형 게이트의 소망하는 깊이에 따라 과식각(overetching)에 의해 조절 가능하다. 예를 들면, 하나의 특정 실시예에서, 폴리실리콘 스페이서들(25,25a)의 높이는 약 50㎚ 내지 약 500㎚, 더욱 바람직하게는 약 100㎚이다.
도 4의 폴리실리콘 스페이서들(25,25a)의 형성에 뒤이어, 예를 들어 HBr 분위기에서 옥사이드에 대한 높은 선택성을 가지는 제2 에천트를 이용한 직선성(directional) 식각공정에 의해 반도체 기판(10)을 약 100㎚ 내지 약 500㎚, 더욱 바람직하게는 약 100㎚ 내지 약 150㎚의 깊이(λ1)(도 5a)로 식각하여 제1 트랜지스터 트렌치들 또는 그루브들(28)(도 5a 및 도 5b)을 얻는데, 여기서, DRAM 메모리 소자(100)(도 12)의 제1 세트의 자기정합 리세스형 게이트 구조들을 상세히 후술하는 바와 같이 나중에 형성한다. 제1 트랜지스터 트렌치들(28)의 형성의 종료 시점에서, 도 5a에 도시된 바와 같이, 폴리실리콘 잔존물들(26)이 제1 트랜지스터 트렌치들(28)에 인접하여 잔존한 채 폴리실리콘 스페이서들(25)은 거의 전부 없어진다. 스페이서들(25) 아래의 희생 옥사이드층(22)은 없어지지 않고 실리콘 식각 공정에 의해 유발되는 피팅(pitting)으로부터 실리콘 표면을 보호한다. 제1 트랜지스터 그루브들(28)을 도 2의 거리(D)의 약 1/2 되는 폭(W1)(도 5a)으로 형성한다.
제1 트랜지스터 트렌치들(28)의 형성을 위한 선택적 식각 동안에, STI 영역들(20)의 유전성 물질을 또한 약 1㎚ 내지 약 10㎚, 더욱 바람직하게는 약 5㎚의 깊이(δ)(도 5a)로 식각한다. 이러한 유전성 물질의 식각은 옥사이드에 대한 폴리실리콘 식각 선택성에 의존한다. 선택적 식각은 폴리실리콘 잔존물들(26a)(잔존물들(26)과 동일함)과 STI 리세스들(29)(도 5a)을 만드는데, 여기서, DRAM 메모리 소자(100)(도 12)의 제2 세트의 자기정합 리세스형 게이트 구조들을 상세히 후술하는 바와 같이 나중에 형성한다.
제1 트랜지스터 트렌치들(28)(도 5a 및 도 5b) 및 STI 리세스들(29)(도 5a)의 형성에 뒤이어, 제3 식각, 예를 들어 등방성 식각 또는 TMAH 식각과 같은 습식 식각을 그 다음에 실시하여 제1 트랜지스터 트렌치들(28)과 STI 리세스들(29)에 인접하여 잔존하는 폴리실리콘 잔존물들(26,26a)을 각각 제거하고, 도 6a의 구조를 얻는다. 등방성 또는 습식 식각의 결과로, 제2 트랜지스터 트렌치들 또는 그루브들(30)(도 6a 및 도 6b)을 또한 제1 트랜지스터 트렌치들(28)의 폭(W1)보다 큰 폭(W2) 즉, 도 2의 거리(D)의 3/4 까지 되는 폭(W2)으로 형성한다. 제2 트랜지스터 그루브들(30)을 또한 제1 트랜지스터의 그루브들의 깊이(λ1)보다 큰 깊이(λ2)(도 6a) 즉, 약 200㎚ 내지 약 700㎚, 더욱 바람직하게는 약 250㎚ 내지 약 300㎚의 깊이(λ2)로 형성한다.
이 공정 단계에서 도 6a의 반도체 기판(10)의 모든 노출된 표면들의 선택적 세정단계를 실시할 수도 있다. 다른 방법으로, 도 6a의 반도체 기판(10)의 노출된 표면들 상에 또 다른 희생 실리콘 옥사이드층을 성장시키고 그 다음에 노출된 표면들에 존재하는 임의의 불순물, 입자들 및/또는 잔존물이든지 제거하는 것을 보장하며 또한 그루브(30)의 실리콘 표면을 완만하게 하기 위해 통상적인 방법들에 의해 제거한다.
제2 트랜지스터 트렌치들(30)의 형성과 선택적 세정단계에 뒤이어, 도 7에 도시된 바와 같이, 얇은 게이트 옥사이드층(32)을, 제2 트랜지스터 트렌치들(30)의 사이드월들 및 저면부 상에 및 영역들(A)에 해당하는 반도체 기판(10)의 인접한 노출된 표면들 상에 선택적으로 형성하나 영역들(B)에 해당하는 리세스들(29) 상에 형성하지 않는다. 얇은 게이트 옥사이드층(32)을 산소 분위기와 약 600℃ 내지 약 1000℃ 사이의 온도에서 약 3㎚ 내지 약 10㎚의 두께로 열적으로 성장시킬 수도 있다.
그 다음에, 기판(10)의 제2 트랜지스터 트렌치들(30) 및 STI 리세스들(29) 내부 뿐만 아니라 영역들(A),(B) 내에 폴리실리콘 물질(33)(도 7)을 형성한다. 영역들(A),(B)을 완전히 충전하기 위해 폴리실리콘 물질(33)을 n+ 또는 p+ 도핑할 수도 있고, 예를 들어 약 300℃ 내지 약 600℃의 온도에서 LPCVD 처리를 통하여 도 7의 구조 상에 전면 증착할 수도 있다. 일단 영역들(A),(B)이 완전히 충전되면, 도 8에 도시된 바와 같이, 폴리실리콘 물질(33)을 약한 등방성 폴리식각으로 처리하여 영역들(A),(B)로부터 폴리실리콘의 일부분을 에치백(etch back)하고 영역(A) 및 제2 트랜지스터 트렌치들(30)에 해당하는 폴리실리콘 게이트 층들(35)과, 영역들(B) 및 STI 리세스들(29)에 해당하는 폴리실리콘 게이트 층들(36)을 형성한다. 폴리실 리콘 게이트 층들(35),(36)은 반도체 기판(10)의 표면(11) 상으로 약 5㎚ 내지 약 100㎚, 더욱 바람직하게는 약 25㎚의 거리(H1)(도 8)만큼 연장한다. 폴리실리콘 게이트 층들(35),(36)의 높이(H1)는, 상세히 후술하는 바와 같이, 잔존하는 금속 클래드(metal-clad) 게이트 스택 구조들의 형성을 허용하도록 TEOS 옥사이드 컬럼들(18)의 높이(H)보다 더 작아야만 한다.
도 8을 계속 참조하면, 그 다음에 폴리실리콘 게이트 층들(35,36) 상에 약 5㎚ 내지 약 40㎚의 장벽층(barrier layer)(37)을 형성한다. 장벽층(37)을 텅스텐 나이트라이드(WNx), 티타늄 나이트라이드(TiN) 또는 티타늄이 풍부한 티타늄 나이트라이드(TiN) 물질 등으로 형성할 수도 있다. 다른 방법으로, 장벽층(37)은 지르코늄 보라이드(ZrBx), 티타늄 보라이드(TiBx), 하프늄 보라이드(HfBx) 또는 탄탈륨 보라이드(TaBx)와 같은 천이금속 보라이드 층일 수도 있다. 이러한 물질들은 실리콘에 대하여 양호한 접착 특성을 나타내고, 천이금속 보라이드들의 약 5~150 μΩ-㎝의 낮은 비저항으로 인해 게이트 스택의 총 높이를 낮출 수가 있다.
장벽층(37)의 형성에 뒤이어, 예를 들어 전면 증착에 의해 장벽층(37) 상에 및 TEOS 옥사이드 컬럼들(18) 상에 도전성 물질(39)(도 8)을 형성하여 도 8의 구조를 완전히 덮는다. 그 다음에, 도 9에 도시된 바와 같이, 도전성 물질(39)과 장벽층(37)을 예를 들어 CMP 공정으로 처리하고, 뒤이어 식각공정으로 처리하여 TEOS 옥사이드 컬럼들(18)의 상부면 및 TEOS 옥사이드 컬럼들(18) 사이에서 도전성 물질(39) 및 장벽층(37)의 일부분을 제거하고, 고 도전성 금속 스택들(45)을 형성한 다. 도 9의 고 도전성 스택들 각각은 패터닝된 장벽층(38) 및 도전성 층(40)을 포함한다. 도전성 층(40)은 티타늄(Ti) 또는 티타늄 나이트라이드(TiN) 등과 같은 물질을 구비할 수 있고, 또는 간단하게도, 도전성 층을 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 몰리브데늄 실리사이드(MoSi) 또는 니켈 실리사이드(NiSi) 등과 같은 실리사이드 공정에 의해 형성할 수 있다. 당업계에 공지된 바와 같이, TiSi와 CoSi는 게이트 유전성 물질들에 양호하게 접착하지 못하고, 그 결과 게이트 유전성 물질들로부터 들떠있을 수도 있다. 하지만, NiSi와 MoSi는 게이트 유전성 물질들에 양호하게 접착하는 것으로 알려져 있고, 존재하는 폴리실리콘 박막 상에 형성될 때 완전히 실리사이드화한다.
그 다음에, 기판(10) 상에 약 50㎚ 내지 약 100㎚의 절연성 캡(cap) 물질을 증착하여 도 8의 영역들(A 및 B)을 완전히 충전하고, 기판 상부면을 평탄화하여 고 도전성 금속 스택들(45) 상에 캡 영역들(55)(도 9)을 형성한다. 캡 물질을 실리콘 나이트라이드 또는 실리콘 옥사이드와 같은 실리콘 유전체들로 형성할 수도 있으나, TEOS, SOG(spin on glass) 또는 카바이드들(carbides)을 또한 사용할 수도 있다. 캡 물질을 또한 식각정지형 절연성 물질로 형성할 수도 있다.
상술한 실시예를, 천이금속 보라이드 층(37)과 같은 장벽층의 형성과, 고 도전성 금속 스택들(45)을 형성하기 위해 천이금속 보라이드 층(37) 상에 형성된 도전성 층(40)의 형성을 참조하여 설명하였더라도, 본 발명을 전술한 실시예들에 한정하지 아니 함을 이해하여야 한다. 따라서, 본 발명은 또한 고 도전성 금속 스택들(45) 대신에 다른 게이트 구조들의 형성을 고려한다. 예를 들면, 본 발명의 또 다른 실시예에 따라, PVD 또는 CVD 공정에 의해 폴리실리콘 게이트 층들(35,36) 상에 30㎚ 미만의 두께를 갖는 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)과 같은 천이금속의 박막을 증착할 수 있다. 선택적으로, 티타늄 또는 티타늄 나이트라이드 막을 예를 들어 보론과 같은 도펀트 원자를 포함하는 가스에 추가로 노출시킬 수 있다. 보론이 적용되고 나면, 웨이퍼를 급속 열처리 공정(RTP: rapid thermal process) 챔버 내에 장착하고 티타늄 또는 티타늄 나이트라이드 막 근처에 수소(H2), 질소(N2) 및/또는 아르곤(Ar) 가스로 희석된 B2H6 또는 BF3 가스의 흐름을 제공하여 천이금속 보라이드 막을 형성한다.
또 다른 실시예에서, 폴리실리콘 게이트 층들(35,36) 상에 티타늄(Ti)과 같은 천이금속의 박막을 증착하고, 그 다음에 폴리실리콘 게이트 층들 및 천이금속 막을 뒤이어 보론과 같은 도펀트로 이온주입한다. 따라서, 도핑된 폴리실리콘 및 천이금속 층(37)을 단일의 보론 이온주입에 의해 형성할 수 있다.
다른 방법으로, 폴리실리콘 게이트 층들(35,36) 상에 예를 들어 코발트, 니켈, 몰리브데늄, 티타늄 또는 텅스텐과 같은 실리사이드(미도시)를 형성할 수 있는 금속의 층을 약 20㎚ 내지 약 50㎚의 두께로 증착할 수도 있다. 증착의 경우, 알에프(RF) 또는 디시(DC)에 의한 스퍼터링을 적용할 수도 있지만 CVD와 같은 다른 유사 방법들을 사용할 수도 있다. 실리사이드를 형성할 수 있는 금속의 증착에 뒤이어, 약 600℃ 내지 약 850℃에서 질소 분위기를 이용하여 일반적으로 약 10초 내지 약 60초 동안 기판(10)을 급속 열처리(RTA: rapid thermal annealing) 하여 폴리실 리콘 게이트 층들(35,36)과 직접 접촉하는 금속을 그 금속의 실리사이드로 변환한다. 실리사이드 영역들은 폴리실리콘 게이트 층들(35,36)의 상부면 상에 도전성 영역들을 형성한다. 바람직하게는, 고융점 금속은 실리사이드처럼 저 저항 및 저 비저항을 갖고 있다. 하지만, 고융점 금속 실리사이드는 그에 한정되지는 않으나 티타늄, 코발트, 텅스텐, 탄탈륨, 몰리브데늄, 니켈 및 플래티늄을 포함하는 임의의 고융점 금속을 포함할 수도 있다. 실리사이드가 적용되면, 전술한 바와 같은 장벽층(37)을 또한 선택적으로 적용할 수도 있다. 장벽층(37)을 또한 생략하여 공정 단계들을 단순화할 수도 있다. 여하튼, 이러한 공정 동안, 계속 주의를 기울여서 텅스텐 또는 실리사이드 물질들이 소스/드레인 산화 동안에 산화하는 것을 방지하여야 한다.
이제 도 10을 참조한다. 고 도전성 금속 스택들(45) 및 캡 영역들(55)(도 9)의 형성에 뒤이어, 예를 들어 식각에 의해 TEOS 옥사이드 컬럼들(18)을 제거하여 DRAM 메모리 소자(100)의 자기정합 리세스형 게이트 스택들(90,190)(도 10)의 형성을 완료한다. 자기정합 리세스형 게이트 스택들(90,190)의 완성을 위한 후속 공정단계들이 패터닝된 장벽층(38) 상에 형성된 도전성 층(40) 및 폴리실리콘 게이트 층들(35,36)을 포함하는 고 도전성 금속 스택들(45)을 참조하고 도시하더라도, 본 발명을 전술한 실시예에 한정하지 아니 하며, 예를 들어 폴리실리콘 게이트들 상에 형성된 유전성 물질(예를 들어, 하이-케이(high-k) 유전성 물질)을 포함하는 게이트 스택들의 형성과 같은 다른 실시예들을 또한 고려한다. 덧붙여, 게이트 유전체들 상에 직접적인 게이트 물질들로서 적용할 수도 있는, TiN, WN, Ta, TaN 또는 Nb 등과 같은 비실리사이드 물질들을 포함하는 게이트 스택들을 또한 본 발명에 의해 고려하고, 전술한 실시예들은 단지 예시이며 본 발명을 그 실시예들에 한정하지 아니 함을 이해하여야 한다.
이때, 자기정합 리세스형 게이트 스택들(90)(도 10)(각각이 게이트 옥사이드층(32), 폴리실리콘 게이트 층(35), 고 도전성 금속 스택들(45) 및 나이트라이드 캡(55)을 구비함) 및 자기정합 리세스형 게이트 스택들(190)(도 10)(각각이 폴리실리콘 게이트 층들(36), 고 도전성 금속 스택(45) 및 나이트라이드 캡(55)을 구비함)이 형성되었다. 이제 통상적인 이온주입 공정에 자기정합 리세스형 게이트 스택들(90),(190)을 사용할 수도 있으며, 여기서, 후술하는 바와 같이 소스/드레인 영역들의 도펀트 이온주입을 위한 마스크로서 게이트 구조들을 사용한다.
이때, 통상적인 반도체 공정 기술들에 따라 트랜지스터 형성을 위한 공정 단계들을 진행한다. 플로우(flow) 공정의 다음 단계는 게이트 스택들(90),(190)의 폴리실리콘 사이드월들 상에 뿐만 아니라 TEOS 옥사이드 컬럼들(18)(도 9)을 제거한 결과로서 얻어진 반도체 기판(10)의 노출된 표면들 상에 선택적 옥사이드(94)(도 11)를 성장시키는 것이다. 선택적 옥사이드(94)를, 산소 및 수소 분위기와 약 600℃ 내지 약 1000℃의 온도에서 약 3㎚ 내지 약 8㎚의 두께로 열적으로 성장시킬 수도 있다. 선택적 옥사이드(94)의 형성에 뒤이어, 도 11에 도시된 바와 같이, 게이트 스택들(90,190) 및 선택적 옥사이드(94) 상에 예를 들어 나이트라이드 물질과 같은 스페이서 유전성 물질의 층(95)을 형성한다.
나이트라이드 물질의 층(95) 및 선택적 옥사이드(94)에 의해 보호되는 자기 정합 리세스형 게이트 스택들(90),(190)을, 도 12에 도시된 바와 같이, 소스/드레인 영역들(92,96) 및 저농도 도핑 드레인(lightly doped drain: LDD) 영역들(96a)의 형성을 위한 통상적인 공정 단계들로 처리할 수 있다. 이 경우, 층(95)과 선택적 옥사이드(94)를 통하여 도핑을 실시하여 소스 및 드레인 영역들(92,96)과 저농도 도핑 드레인(LDD)을 형성하고, 뒤이어 층(95) 및 선택적 옥사이드(94)를 에치백하여 도 12에 또한 도시된 나이트라이드 스페이서들(95a)을 형성한다. 다른 방법으로, 나이트라이드 물질의 층(95) 및 선택적 옥사이드(94)를 제1 에치백하여 나이트라이드 스페이서들(95a)을 형성하고, 그 다음에 이 결과의 구조를, 소스/드레인 영역들(92,96) 및 저농도 도핑 드레인(LDD) 영역들(96a)의 형성을 위한 도핑으로 처리한다.
도 12의 소스/드레인 영역들(92,96) 및 저농도 도핑 드레인(LDD) 영역들(96a)의 형성에 뒤이어, 예를 들어 BPSG와 같은 옥사이드층(110)을 통하여 반도체 기판(10)에 도전체(117) 및/또는 커패시터들(107)을 위한 접촉 개구부들을 또한 형성하여 도 13에 모두 도시된 DRAM 메모리 소자(100)와 같은 반도체 소자를 제조한다. 단순화를 위하여, 도 13이 커패시터 구조들(107) 상의 비트라인(118)의 형성을 도시하고 있더라도, 상술한 실시예는 단지 예시일 뿐이고 본 발명은 또한 커패시터 아래의 비트라인(또는 비트라인 상의 커패시터(COB))의 형성도 고려한다. 실제로, COB를 가진 실시예는, 실리콘에 대한 플러그의 길이를 줄이고 이어 비트라인의 기생 용량을 감소시키므로 바람직하다.
본 발명의 실시예들에 따라 형성된 자기정합 리세스형 게이트 스택 들(90,190)(도 10 내지 도 13) 및 관련 트랜지스터들을 어떠한 집적회로 구조에든지 사용할 수 있다. 일 예에서, 이들을, 도 14에 도시된 바와 같이, 예를 들어 DRAM 메모리 소자(100)와 같은 메모리 회로(448)를 포함하는 프로세서 기반 시스템(400)에 사용할 수 있다. 컴퓨터 시스템과 같은 프로세서 시스템은 일반적으로, 버스(452)를 통하여 입/출력(I/O) 장치(446)와 통신하는, 마이크로프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor) 또는 다른 프로그래머블 디지털 로직(programmable digital logic) 소자들과 같은 중앙처리장치(central processing unit: CPU)(444)를 포함한다. 메모리(448)는 버스(452)를 통하여 시스템과 통신한다.
예를 들어 층들(35,36)의 형성을 위한 폴리실리콘 물질과 같은 특정 물질들을 포함하는 자기정합 리세스형 게이트 스택들(90,190)의 형성과 관련하여 본 발명의 실시예들을 설명하였더라도, 전술한 특정 예들에 본 발명을 한정하지 아니 함을 이해하여야 한다. 따라서, 본 출원은, 본 발명의 자기정합 리세스형 게이트 스택들(90,190)의 형성을 위한, 공지된 다른 게이트 금속들 또는 물질들, 또는 금속들과 물질들의 조합에 대해 응용성을 갖고 있다.
덧붙여, 얇은 희생 옥사이드층(22)과 같은 얇은 옥사이드층 상에 및 TEOS 옥사이드 컬럼들(18)과 같은 TEOS 옥사이드 컬럼들 상에 폴리실리콘 스페이서들(25,25a)과 같은 폴리실리콘 스페이서들을 형성하는 것과 관련하여 본 발명의 실시예들을 전술하였더라도, 전술한 3개의 특성 물질들에 본 발명을 한정하지 아니 함을 이해하여야 한다. 따라서, 본 발명은, 자기정합 리세스형 게이트 스택 들(90,190)의 형성을 위하여 사용된 스페이서들, 옥사이드층 및 컬럼들의 형성을 위한 다른 물질들 또는 물질들의 조합에 대해 응용성을 갖고 있다. 예를 들면, 본 발명은 또한, 통상적인 옥사이드 및 나이트라이드 물질들에 추가하여 하이-케이 유전성 물질, 즉 HfO2 또는 Al2O3/ZrO2 등을 사용하는 것을 고려한다. 그러므로, 폴리실리콘/옥사이드/TEOS 옥사이드 조합(폴리실리콘 스페이서들/얇은 옥사이드층/TEOS 옥사이드 컬럼들에 해당함)은 단지 본 발명의 전형적인 일 실시예이다.
전술한 설명과 도면들을, 단지 본 발명의 특징들과 이점들을 구현하는 전형적인 실시예들의 예시로서 고려하여야만 한다. 본 발명의 사상과 영역을 벗어남 없이 특정한 공정 조건들과 구조들에 대해 변형 및 대체들을 할 수 있다. 따라서, 본 발명을, 상술한 설명과 도면들에 의해 한정하는 것으로 고려하여서는 아니 되고, 단지 첨부된 청구범위의 영역에 의해서만 한정한다.

Claims (99)

  1. 반도체 기판 상에 절연성 컬럼들을 형성하는 단계;
    인접한 절연성 컬럼들을 가이드로서 사용하여 상기 인접한 절연성 컬럼들 사이의 상기 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 저면부 및 사이드월들 상에 게이트 옥사이드를 형성하는 단계; 및
    상기 트렌치 내에 및 상에 도전성 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  2. 제1항에 있어서, 상기 절연성 컬럼들을 약 50㎚ 내지 약 100㎚의 거리만큼 서로 이격하여 배치하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  3. 제2항에 있어서, 상기 거리는 약 80㎚인 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  4. 제1항에 있어서, 상기 절연성 컬럼들을 약 20㎚ 내지 약 800㎚의 높이로 형성하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  5. 제1항에 있어서, 상기 트렌치를 약 200㎚ 내지 약 700㎚의 깊이로 식각하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  6. 제2항에 있어서, 상기 트렌치를 상기 거리의 약 75% 미만의 폭으로 형성하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  7. 제1항에 있어서, 상기 도전성 영역은 폴리실리콘을 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  8. 제1항에 있어서, 상기 도전성 영역은 금속을 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  9. 제1항에 있어서, 상기 도전성 영역은 실리사이드를 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  10. 제9항에 있어서, 상기 실리사이드를 CoSi, TiSi, MoSi 및 NiSi로 구성된 그룹으로부터 선택된 물질로 형성하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  11. 제9항에 있어서, 상기 도전성 영역은 상기 실리사이드 상의 절연성 물질을 더 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  12. 제11항에 있어서, 상기 절연성 물질은 나이트라이드 물질 또는 식각정지형 절연성 물질인 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  13. 반도체 기판 상에 절연성 컬럼들을 형성하는 단계;
    인접한 절연성 컬럼들을 가이드로서 사용하여 상기 인접한 절연성 컬럼들 사이의 상기 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 저면부 및 사이드월들 상에 게이트 옥사이드를 형성하는 단계;
    상기 트렌치 내에 및 상에 도전성 영역을 형성하는 단계; 및
    상기 트렌치 내의 상기 도전성 영역의 측면들 상의 상기 반도체 기판 내에 소스/드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  14. 제13항에 있어서, 상기 절연성 컬럼들을 약 50㎚ 내지 약 100㎚의 거리만큼 서로 이격하여 배치하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  15. 제14항에 있어서, 상기 거리는 약 80㎚인 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  16. 제13항에 있어서, 상기 절연성 컬럼들을 약 20㎚ 내지 약 800㎚의 높이로 형성하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  17. 제13항에 있어서, 상기 트렌치를 약 200㎚ 내지 약 700㎚의 깊이로 식각하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  18. 제14항에 있어서, 상기 트렌치를 상기 거리의 약 75% 미만의 폭으로 형성하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  19. 제14항에 있어서, 상기 도전성 영역은 폴리실리콘 또는 금속을 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  20. 제14항에 있어서, 상기 도전성 영역은 금속 실리사이드를 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  21. 제20항에 있어서, 상기 금속 실리사이드를 CoSi, TiSi, MoSi 및 NiSi로 구성된 그룹으로부터 선택된 물질로 형성하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  22. 제20항에 있어서, 상기 도전성 영역은 상기 금속 실리사이드 상의 절연성 물질을 더 포함하는 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  23. 제22항에 있어서, 상기 절연성 물질은 나이트라이드 물질 또는 식각정지형 절연성 물질인 것을 특징으로 하는 리세스형 게이트 구조를 형성하는 방법.
  24. 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법에 있어서,
    반도체 기판 상에 절연성 층을 제공하는 단계;
    상기 절연성 층을 패터닝하여 서로 이격하여 배치된 복수개의 절연성 컬럼들을 형성하고 상기 반도체 기판의 영역들을 노출하는 단계;
    상기 반도체 기판의 상기 영역들 상에 옥사이드층을 제공하는 단계;
    상기 복수개의 절연성 컬럼들 각각의 사이드월들 상에 및 상기 옥사이드층의 일부분 상에 유전성 물질을 제공하는 단계;
    제1 세트의 제1 폭의 트렌치들을 상기 반도체 기판에 정의하고 상기 옥사이드층을 통하여 연장시키는 단계;
    상기 반도체 기판에 제2 세트의 제2폭의 트렌치들을 정의하는 단계로서, 상기 제2 폭은 상기 제1 폭보다 큰 단계;
    상기 제2 세트의 트렌치들 내에 게이트 옥사이드를 형성하는 단계; 및
    상기 게이트 옥사이드 상에 및 상기 제2 세트의 트렌치들 내에 도전성 층을 형성하여 리세스형 도전성 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  25. 제24항에 있어서, 상기 복수개의 절연성 컬럼들을 약 50㎚ 내지 약 100㎚의 거리만큼 서로 이격하여 배치하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  26. 제25항에 있어서, 상기 거리는 약 80㎚인 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  27. 제24항에 있어서, 상기 복수개의 절연성 컬럼들을 약 20㎚ 내지 약 800㎚의 높이로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  28. 제24항에 있어서, 상기 옥사이드층을 약 3㎚ 내지 약 20㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  29. 제24항에 있어서, 상기 복수개의 절연성 컬럼들 각각의 사이드월들 상에 상기 유전성 물질을 제공하는 상기 단계는 상기 옥사이드층 상에 및 상기 컬럼들 상에 유전성 층을 형성하는 단계와, 상기 유전성 층의 일부분을 제거하여 상기 유전성 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  30. 제24항에 있어서, 상기 제1 세트의 트렌치들을 상기 거리의 약 50% 미만의 폭으로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  31. 제24항에 있어서, 상기 제1 세트의 트렌치들을 정의하는 상기 단계는 상기 옥사이드층과 상기 반도체 기판을 제1 에천트로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  32. 제31항에 있어서, 상기 제1 세트의 트렌치들을 정의하는 상기 단계는 상기 옥사이드층을 제거하는 단계와, 상기 유전성 물질의 일부분을 제거하여 상기 절연성 컬럼들의 상기 사이드월들 및 인접한 상기 반도체 기판 상에 유전성 잔존물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  33. 제31항에 있어서, 상기 제1 에천트는 HBr 분위기에서 옥사이드에 대한 선택성을 갖는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  34. 제31항에 있어서, 상기 제1 세트의 트렌치들을 약 100㎚ 내지 약 500㎚의 깊이로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  35. 제25항에 있어서, 상기 제2 세트의 트렌치들을 상기 거리의 약 75% 미만의 폭으로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  36. 제24항에 있어서, 상기 제2 세트의 트렌치들을 정의하는 상기 단계는 상기 반도체 기판을 제2 에천트로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  37. 제36항에 있어서, 상기 제2 세트의 트렌치들을 정의하는 상기 단계는 상기 유전성 잔존물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  38. 제36항에 있어서, 상기 제2 에천트는 TMAH 에천트인 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  39. 제36항에 있어서, 상기 제2 세트의 트렌치들을 약 200㎚ 내지 약 700㎚의 깊이로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  40. 제24항에 있어서, 상기 도전성 층을 형성하는 상기 단계는 폴리실리콘층을 제공하여 상기 제2 세트의 트렌치들을 완전히 충전하며, 인접한 절연성 컬럼들 사이에서 약 5㎚ 내지 약 100㎚만큼 연장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  41. 제24항에 있어서,
    상기 도전성 층 상에 및 상기 인접한 절연성 컬럼들 사이에 천이금속 층을 형성하는 단계;
    상기 천이금속 층 상에 및 상기 인접한 절연성 컬럼들 사이에 캡 층을 형성하는 단계;
    상기 절연성 컬럼들을 제거하는 단계; 및
    상기 자기정합 리세스형 게이트 구조의 사이드월들 상에 절연성 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  42. 제41항에 있어서, 상기 캡 층을 나이트라이드 물질로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  43. 제41항에 있어서, 상기 캡 층을 식각정지형 절연성 물질로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  44. 반도체 기판 상에 복수개의 아이솔레이션 영역들을 형성하는 단계로서, 상기 아이솔레이션 영역들은 유전성 물질을 포함하는 단계;
    상기 반도체 기판 상에 제1 절연성 층을 형성하는 단계;
    상기 제1 절연성 층을 패터닝하여 서로 약 50㎚ 내지 약 100㎚의 거리만큼 이격하여 배치된 복수개의 컬럼들을 형성하고, 상기 반도체 기판의 제1 노출된 영역들과 상기 유전성 물질의 제2 노출된 영역들을 형성하는 단계;
    옥사이드층을 상기 반도체 기판의 상기 제1 노출된 영역들 상에 형성하나 상기 유전성 물질의 상기 제2 노출된 영역들 상에 형성하지 않는 단계;
    상기 복수개의 컬럼들 상에 및 상기 옥사이드층과 상기 유전성 물질 상에 제 2 절연성 층을 형성하는 단계;
    상기 제2 절연성 층을 선택적으로 식각하여, 서로 이격하여 배치된 상기 복수개의 컬럼들 각각의 사이드월들 상에, 상기 옥사이드층의 일부분 상에 및 상기 유전성 물질 상에 절연성 스페이서들을 형성하는 단계;
    제1 세트의 제1 폭의 트렌치들을 상기 반도체 기판에 정의하고, 상기 옥사이드층을 통하여 연장시키는 단계;
    상기 복수개의 아이솔레이션 영역들의 상기 유전성 물질 내에 복수개의 리세스들을 정의하는 단계;
    상기 반도체 기판에 제2 세트의 제2 폭의 트렌치들을 정의하는 단계로서, 상기 제2 폭은 상기 제1 폭보다 큰 단계;
    상기 제2 세트의 트렌치 내에 게이트 옥사이드를 형성하는 단계;
    상기 게이트 옥사이드 상에, 상기 제2 세트의 트렌치들 내에 및 상기 복수개의 리세스들 내에 도전성 층을 형성하여 상기 제2 세트의 트렌치들에 해당하는 제1 복수개의 리세스형 도전성 게이트들과, 상기 복수개의 리세스들에 해당하는 제2 복수개의 리세스형 도전성 게이트들을 형성하는 단계; 및
    캡 물질을 상기 제1 및 제2 복수개의 리세스형 도전성 게이트들 상에 제공하며 상기 인접한 컬럼들 사이에서 연장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  45. 제44항에 있어서, 상기 제1 세트의 트렌치들을 약 100㎚ 내지 약 500㎚의 깊이로 식각하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  46. 제44항에 있어서, 상기 제1 세트의 트렌치들을 상기 거리의 약 50%의 폭으로 식각하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  47. 제44항에 있어서, 상기 제2 세트의 트렌치들을 약 200㎚ 내지 약 700㎚의 깊이로 식각하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  48. 제44항에 있어서, 상기 제2 세트의 트렌치들을 상기 거리의 약 75% 미만의 폭으로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  49. 제44항에 있어서, 상기 복수개의 리세스들을 상기 유전성 물질 내에 약 1㎚ 내지 약 10㎚의 깊이로 식각하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  50. 제44항에 있어서, 상기 도전성 층을 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  51. 제44항에 있어서, 상기 도전성 층을 실리사이드로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  52. 제51항에 있어서, 상기 실리사이드를 CoSi, TiSi, MoSi 및 NiSi로 구성된 그룹으로부터 선택된 물질로 형성하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  53. 제51항에 있어서, 상기 도전성 층은 상기 실리사이드 상의 절연성 물질을 더 포함하는 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조 를 형성하는 방법.
  54. 제53항에 있어서, 상기 절연성 물질은 나이트라이드 물질 또는 식각정지형 절연성 물질인 것을 특징으로 하는 반도체 소자를 위한 자기정합 리세스형 게이트 구조를 형성하는 방법.
  55. 메모리 셀을 형성하는 방법에 있어서,
    반도체 기판 상에 절연성 층을 형성하는 단계;
    상기 반도체 기판 내에 제조된 자기정합 리세스형 게이트 구조와, 상기 게이트 구조에 인접한 상기 반도체 기판 내의 소스/드레인 영역을 포함하는 트랜지스터를 형성하는 단계; 및
    상기 소스/드레인 영역 상에 커패시터를 형성하는 단계를 포함하며,
    상기 트랜지스터를 형성하는 상기 단계는,
    상기 절연성 층을 패터닝하여, 소정의 거리만큼 서로 이격하여 배치된 복수개의 컬럼들을 형성하고 상기 반도체 기판의 영역들을 노출하는 단계;
    상기 반도체 기판의 상기 영역들 상에 희생 옥사이드층을 제공하는 단계;
    상기 복수개의 절연성 컬럼들 각각의 사이드월들 상에 및 상기 희생 옥사이드층의 일부분 상에 나이트라이드 물질을 제공하는 단계;
    제1 세트의 제1 폭의 트렌치들을 상기 반도체 기판에 정의하고 상기 희생 옥사이드층을 통하여 연장시키는 단계로서, 상기 제1 폭은 상기 소정의 거리의 약 50%가 되는 단계;
    상기 나이트라이드 물질과 상기 희생 옥사이드층의 일부분을 제거하여 상기 반도체 기판에 제2 세트의 제2 폭의 트렌치들을 정의하는 단계로서, 상기 제2 폭은 상기 제1 폭보다 크나 상기 소정의 거리의 약 75% 미만이 되는 단계;
    상기 제2 세트의 트렌치들 내에 게이트 옥사이드를 형성하는 단계; 및
    상기 게이트 옥사이드 상에 및 상기 제2 세트의 트렌치들 내에 도전성 층을 형성하여 상기 자기정합 리세스형 게이트 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  56. 제55항에 있어서, 상기 절연성 층을 실리콘 나이트라이드와 실리콘 옥사이드로 구성된 그룹으로부터 선택된 물질로 형성하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  57. 제55항에 있어서, 상기 메모리 셀은 DRAM 메모리 셀인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  58. 제55항에 있어서, 상기 메모리 셀은 집적회로의 일부분인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  59. 제55항에 있어서, 상기 메모리 셀은 프로세서에 결합된 메모리 회로의 일부분인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  60. 제59항에 있어서, 상기 프로세서와 상기 메모리 회로의 1개 이상이 상기 자기정합 리세스형 게이트 구조를 포함하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  61. 제55항에 있어서, 상기 도전성 층은 실리사이드를 포함하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  62. 제61항에 있어서, 상기 실리사이드는 코발트 실리사이트, 티타늄 실리사이드, 몰리브데늄 실리사이드 또는 니켈 실리사이드인 것을 특징으로 하는 메모리 셀 을 형성하는 방법.
  63. 반도체 기판의 표면 아래에 위치하는, 제1 폭을 갖는 제1 리세스형 게이트 영역; 및
    상기 제1 리세스형 게이트 영역에 인접한, 제2 폭을 갖는 제2 게이트 영역을 포함하며,
    상기 제2 게이트 영역은 상기 반도체 기판의 표면 상에 약 20㎚ 내지 약 800㎚만큼 연장하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  64. 제63항에 있어서, 상기 제2 폭은 상기 제1 폭보다 큰 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  65. 제63항에 있어서, 상기 제2 폭은 약 50㎚ 내지 약 100㎚인 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  66. 제65항에 있어서, 상기 제2 폭은 약 80㎚인 것을 특징으로 하는 자기정합 리 세스형 게이트 구조.
  67. 제65항에 있어서, 상기 제1 폭은 약 35㎚ 내지 약 75㎚인 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  68. 제63항에 있어서, 상기 제1 폭은 약 60㎚인 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  69. 제63항에 있어서, 상기 제1 리세스형 게이트 영역은 약 100㎚ 내지 약 1000㎚의 높이를 갖는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  70. 제63항에 있어서, 상기 제1 및 제2 리세스형 게이트 영역들의 1개 이상은 폴리실리콘 물질을 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  71. 제63항에 있어서, 상기 제1 및 제2 게이트 영역들의 1개 이상은 금속을 포함 하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  72. 제63항에 있어서, 상기 제1 및 제2 게이트 영역들의 1개 이상은 실리사이드를 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  73. 제72항에 있어서, 상기 실리사이드는 코발트 실리사이드, 티타늄 실리사이드, 몰리브데늄 실리사이드 또는 니켈 실리사이드인 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  74. 제72항에 있어서, 상기 실리사이드 상의 절연성 층을 더 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  75. 제74항에 있어서, 상기 절연성 층은 나이트라이드 물질을 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  76. 제74항에 있어서, 상기 절연성 층은 식각정지형 절연성 물질을 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  77. 제63항에 있어서, 상기 제2 게이트 영역 상의 천이금속 층을 더 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  78. 제63항에 있어서, 상기 천이금속 층 상의 나이트라이드 캡 물질을 더 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  79. 약 35㎚ 내지 약 75㎚의 제1 폭을 갖는 제1 리세스형 게이트 영역으로서, 상기 제1 리세스형 게이트 영역은 반도체 기판의 표면 아래에 위치하는 제1 리세스형 게이트 영역;
    약 50㎚ 내지 약 100㎚의 제2 폭을 갖는 제2 게이트 영역으로서, 상기 제2 게이트 영역은 상기 반도체 기판의 상기 표면 상에 약 20㎚ 내지 약 800㎚만큼 연장하는 제2 게이트 영역; 및
    상기 제2 게이트 영역의 사이드월들 상에 배치되나, 상기 제1 리세스형 게이트 영역의 사이드월들 상에 배치되지 않는 절연성 스페이서들을 포함하는 것을 특 징으로 하는 자기정합 리세스형 게이트 구조.
  80. 제79항에 있어서, 상기 제1 폭은 약 80㎚인 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  81. 제79항에 있어서, 상기 제1 폭은 약 60㎚인 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  82. 제79항에 있어서, 상기 제1 및 제2 리세스형 게이트 영역들은 도전성 물질을 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  83. 제82항에 있어서, 상기 도전성 물질은 실리사이드인 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  84. 제83항에 있어서, 상기 실리사이드는 CoSi, TiSi, MoSi 및 NiSi로 구성된 그 룹으로부터 선택된 물질로 형성되는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  85. 제79항에 있어서, 상기 제1 및 제2 리세스형 게이트 영역들은 폴리실리콘 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  86. 제79항에 있어서, 상기 제2 게이트 영역 상의 천이금속 층을 더 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  87. 제79항에 있어서, 상기 천이금속 층 상의 나이트라이드 캡 물질을 더 포함하는 것을 특징으로 하는 자기정합 리세스형 게이트 구조.
  88. 실리콘 기판;
    상기 실리콘 기판 내에 제조된 자기정합 리세스형 게이트 구조를 포함하되, 상기 자기정합 리세스형 게이트 구조는 상기 실리콘 기판의 표면 아래에 위치한 제1 폭을 갖는 제1 리세스형 게이트 영역과, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 게이트 영역을 더 포함하고, 상기 제2 게이트 영역은 상기 반도체 기판의 상기 표면 상에 연장하는 트랜지스터;
    상기 게이트 구조에 인접하여 배치된 상기 실리콘 기판의 도핑된 영역; 및
    상기 도핑된 영역 상에 형성되며 상기 도핑된 영역과 전기적으로 연결된 커패시터를 포함하는 것을 특징으로 하는 메모리 셀.
  89. 제88항에 있어서, 상기 제2 게이트 영역은 상기 반도체 기판의 상기 표면 상에 약 20㎚ 내지 약 800㎚만큼 연장하는 것을 특징으로 하는 메모리 셀.
  90. 제89항에 있어서, 상기 제2 게이트 영역은 상기 반도체 기판의 상기 표면 상에 약 200㎚만큼 연장하는 것을 특징으로 하는 메모리 셀.
  91. 제88항에 있어서, 상기 제2 폭은 상기 제1 폭보다 약 25% 더 큰 것을 특징으로 하는 메모리 셀.
  92. 제88항에 있어서, 상기 제1 및 제2 리세스형 게이트 영역들은 도전성 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  93. 제92항에 있어서, 상기 도전성 물질은 실리사이드인 것을 특징으로 하는 메모리 셀.
  94. 제93항에 있어서, 상기 실리사이드는 CoSi, TiSi, MoSi 및 NiSi로 구성된 그룹으로부터 선택된 물질로 형성되는 것을 특징으로 하는 메모리 셀.
  95. 제93항에 있어서, 상기 실리사이드 상의 캡 물질을 더 포함하는 것을 특징으로 하는 메모리 셀.
  96. 제95항에 있어서, 상기 캡 물질은 나이트라이드 물질 또는 식각정지형 절연성 물질로 형성된 것을 특징으로 하는 메모리 셀.
  97. 제88항에 있어서, 상기 메모리 셀은 DRAM 메모리 셀인 것을 특징으로 하는 메모리 셀.
  98. 제88항에 있어서, 상기 메모리 셀은 프로세서에 결합된 메모리 회로의 일부분인 것을 특징으로 하는 메모리 셀.
  99. 제98항에 있어서, 상기 프로세서와 상기 메모리 회로의 1개 이상은 상기 게이트 구조를 포함하는 것을 특징으로 하는 메모리 셀.
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