JP5731341B2 - 半導体記憶装置、半導体装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置、半導体装置及び半導体記憶装置の製造方法 Download PDF

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Description

本発明は、半導体記憶装置、半導体装置及び半導体記憶装置の製造方法に関し、特にＲｅＲＡＭとＤＲＡＭを混載した半導体記憶装置、半導体装置及び半導体記憶装置の製造方法に関する。
データを退避させる等の目的から、揮発性メモリと不揮発性メモリを同一半導体チップ上に混載させる技術が期待されている。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をキャッシュとしてＮＡＮＤフラッシュメモリにデータを書き込む方式がある。ところが、ＤＲＡＭは転送速度の高速化が進む一方で、ＮＡＮＤフラッシュメモリは大容量化に伴って速度性能が低下している。そのため、ＤＲＡＭをキャッシュとしてＮＡＮＤフラッシュメモリにデータを書き込む方式では、速度性能の差によって、並列にデータを書き込むＮＡＮＤフラッシュメモリ（チップ）の数が多くなることや、書き込み時の消費電力などが問題となる。
この速度性能の差を埋めるための不揮発性メモリとして、ＮＡＮＤフラッシュメモリより書き込み速度が速いＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目されている。例えば、非特許文献１には、ＲｅＲＡＭをキャッシュメモリとし、ＲｅＲＡＭに一時保存したデータを順次ＮＡＮＤフラッシュメモリに書き込む方式にすることで、データ書き込み時の消費電力を９７％低減し、許容ビット不良率を３．６倍に高められることが報告されている。
ＤＲＡＭとＲｅＲＡＭは同じＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造であるため、同一材料を用いることで同時に作製することができる。例えば、特許文献１（特開２００８−２８２９１８号公報（対応米国出願：ＵＳ２００８２８０４１５（Ａ１）））には、容量素子と抵抗変化素子とで上部及び下部のうちの少なくとも一方の電極の材料が異なるが、それ以外は同一の材料であり、同一の製造工程で作製される構造が開示されている。また、特許文献２（特開２０１０−５５７３１号公報（対応米国特許：ＵＳ７９９５３７３（Ｂ２）））には、ＤＲＡＭのメモリセルアレイにおいて、選択した領域のメモリセルにフォーミングを実行させ、不揮発性メモリセルに変更する技術が記載されている。
特開２００８−２８２９１８号公報 特開２０１０−５５７３１号公報
Ｍ．Ｆｕｋｕｄａ，ｅｔ ａｌ．，"３．６−Ｔｉｍｅｓ Ｈｉｇｈｅｒ Ａｃｃｅｐｔａｂｌｅ Ｒａｗ Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ， ９７％ Ｌｏｗｅｒ−Ｐｏｗｅｒ，ＮＶ−ＲＡＭ ＆ ＮＡＮＤ−Ｉｎｔｅｇｒａｔｅｄ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｒｉｖｅｓ （ＳＳＤｓ） ｗｉｔｈ Ａｄａｐｔｉｖｅ Ｃｏｄｅｗｏｒｄ ＥＣＣ"，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２０１０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， Ｔｏｋｙｏ， ２０１０， ｐｐ１１６６−１１６７．
上記の各文献の技術は以下のような問題点を有している。
非特許文献１の方法では、キャッシュメモリとしてＤＲＡＭの代わりにＲｅＲＡＭを使用した場合、製造コストが十分に低減できていない。揮発性メモリはＤＲＡＭとし、不揮発性メモリにどのデバイスを採用していくかが課題となると考えられる。
特許文献１、２の方法では、容量素子と抵抗変化素子の形成において同一の材料を用い、製造工程を一部共通化することで製造コストを抑えることは可能である。しかし、容量素子及び抵抗変化素子の両者が十分な性能を得ることができない。例えば、ＤＲＡＭは容量を大きくする必要がある。そのために、絶縁膜材料のＨｉｇｈ−ｋ化やＭＩＭ面積の増大を構造的に実現してきた。一方、ＲｅＲＡＭではＭＩＭの寄生容量がＲｅＲＡＭの性能向上の障害となるため、容量を小さくする必要がある。
ＤＲＡＭとＲｅＲＡＭとを混載する場合において、容量素子及び抵抗変化素子の性能を十分に維持しながら、製造コストを十分に低減することが可能な技術が望まれている。
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体記憶装置は、抵抗変化型メモリの抵抗変化素子（１）と、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容量素子（１０１）とを具備している。抵抗変化型メモリの抵抗変化素子（１）は、第１深さ（Ｄ１）のシリンダー型のＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する。ＤＲＡＭの容量素子（１０１）は、第１深さ（Ｄ１）よりも深い第２深さ（Ｄ２）のシリンダー型のＭＩＭ構造を有する。
本発明の半導体装置は、半導体記憶装置（９０、１９０）と、情報処理回路（２００）とを具備している。半導体記憶装置（９０、１９０）は、上記段落に記載されている。情報処理回路（２００）は、その半導体記憶装置（９０、１９０）を用いて情報処理を行う。
本発明の半導体記憶装置の製造方法は、基板（４０）上の層間絶縁層に第１深さ（Ｄ１）の第１開口部（８１）を設ける工程と、層間絶縁層に第１深さ（Ｄ１）よりも深い第２深さ（Ｄ２）の第２開口部（１８１）を設ける工程と、第１開口部（８１）の底部及び側面に抵抗変化型メモリの抵抗変化素子（１）の第１下部電極（１３）を形成し、第２開口部（１８１）の底部及び側面にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容量素子（１０１）の第２下部電極（１１３）を形成する工程と、層間絶縁層の表面と第１下部電極（１３）及び第２下部電極（１１３）とを覆うように絶縁膜（８４）及び第２導電膜（８５）をこの順に積層する工程と、第１開口部（８１）及び第２開口部（１８１）内及びその近傍以外における、層間絶縁層上の絶縁膜（８４）及び第２導電膜（８５）をエッチングして、抵抗変化素子（１）の抵抗変化層（１２）及び第１上部電極（１１）を第１下部電極（１３）上に、容量素子（１０１）の容量絶縁膜（１１２）及び第２上部電極（１１１）を第２下部電極（１１３）上にそれぞれ形成する工程とを具備している。
本発明により、ＤＲＡＭと抵抗変化型メモリとを混載する場合において、容量素子及び抵抗変化素子の性能を維持しながら製造コストを低減することができる。
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成例を示す断面図である。 図２は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図４は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図５は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図６は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図７は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図８は、抵抗変化メモリ部の回路構成の一例を示す回路図である。 図９は、図８の回路構成の具体的なレイアウトを示す断面図である。 図１０は、本発明の第２の実施の形態に係る半導体記憶装置の構成例を示す断面図である。 図１１は、本発明の第３の実施の形態に係る半導体記憶装置の構成例を示す断面図である。 図１２は、本発明の第３の実施の形態に係る半導体装置の製造方法の一部を示す断面図である。 図１３は、本発明の第３の実施の形態に係る半導体装置の製造方法の一部を示す断面図である。 図１４は、本発明の第３の実施の形態に係る半導体装置の製造方法の一部を示す断面図である。 図１５は、本発明の各実施の形態に係る半導体記憶装置と情報処理回路とを混載した半導体装置の構成を示す概略図である。
以下、本発明の半導体記憶装置、半導体装置及び半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成例を示す断面図である。この半導体記憶装置は、抵抗変化型メモリ部９０とＤＲＡＭ部１９０を具備している。抵抗変化型メモリ部９０は、１Ｔ１Ｒ（１トランジスタ１抵抗）型の抵抗変化型のメモリセルを備えている。そのメモリセルは、シリンダー型のＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する抵抗変化素子１とトランジスタ２とを含んでいる。また、ＤＲＡＭ部１９０は、ＤＲＡＭのメモリセルを備えている。そのメモリセルは、シリンダー型のＭＩＭ構造を有する容量素子１０１と、トランジスタ１０２とを含んでいる。ただし、この図では、抵抗変化型メモリ部９０において抵抗変化型のメモリセルの１個分の構成を示し、ＤＲＡＭ部１９０においてＤＲＡＭのメモリセルの１個分の構成を示している。
まず、抵抗変化型メモリ部９０について説明する。素子分離領域４０ａで囲まれた領域において、半導体基板４０上にトランジスタ２が形成されている。トランジスタ２は、ゲート絶縁膜２３、ゲート２２（ワード線）、ドレイン２１、ソース２４、サイドウォール２５を備えている。ただし、トランジスタ２は、後述されるトランジスタ１０２と比較して耐圧が高い。トランジスタ１０２と比較して、トランジスタ２に印加される電圧は高く、かつトランジスタ２に流れる電流が大きいからである。トランジスタ２の耐圧が高いことは、例えば、ゲート絶縁膜２３の膜厚をゲート絶縁膜１２３よりも厚くすることで実現できる。あるいは、既存の他の方法（例示：ゲート長を長くする）で耐圧を高めても良い。トランジスタ２は、基板４０に積層された層間絶縁層に覆われている。その層間絶縁層は、層間絶縁膜６０、層間絶縁膜５１、５２、５３、５４、５５、キャップ絶縁膜６５、層間絶縁膜５６、５７をこの順に積層されている。ドレイン２１は、層間絶縁膜６０及び層間絶縁膜５１〜５４を通るコンタクト４１、第１配線４２、ビア４３、４４を介して抵抗変化素子１に接続されている。
抵抗変化素子１は、キャップ絶縁膜６５の表面から層間絶縁層５５に向かう、第１深さＤ１で直径φ１の第１開口部８１に設けられている。第１開口部８１の底部にはビア４４が存在する。ただし、直径φ１は、フォーミングでフィラメントが形成可能であれば、特に制限はない。素子面積や寄生容量の低減の観点から、小さいことが好ましい。抵抗変化素子１は、シリンダー型のＭＩＭ構造を有している。そのＭＩＭ構造は、上部電極１１、抵抗変化層１２及び下部電極１３を備えている。埋め込み電極１４を備えていても良い。下部電極１３は、第１開口部８１の底部及び内側面を覆うように形成されている。ただし、内側面の途中まで覆うように形成されていてもよい。この図の例では、内側面の途中まで覆っている。抵抗変化層１２は、下部電極１３及び第１開口部８１の上部内面を覆うように設けられている。上部電極１１は、抵抗変化層１２を覆うように設けられている。埋め込み電極１４は、上部電極１１を覆い、第１開口部８１を埋めるように設けられている。埋め込み電極１４は、層間絶縁層５６を通るビア４６を介して、第２配線６（例示：ビット線）に接続されている。
ソース２４は、層間絶縁膜６０及び層間絶縁膜５１〜５５、キャップ絶縁膜６５、層間絶縁膜５６を通るコンタクト４１ａ、第１配線４２ａ、ビア４３ａ、４４ａ、４５ａ、４６ａを介して共通線８（例示：接地線）に接続されている。第２配線６及び共通線８は層間絶縁膜５７に側面を覆われている。
次に、ＤＲＡＭ部１９０について説明する。素子分離領域４０ａで囲まれた領域において、半導体基板４０上にトランジスタ１０２が形成されている。トランジスタ１０２は、ゲート絶縁膜１２３、ゲート１２２（ワード線）、ドレイン１２１、ソース１２４、サイドウォール１２５を備えている。トランジスタ１０２は、上述のようにトランジスタ２と比較して耐圧が低い。トランジスタ１０２は、基板４０に積層された層間絶縁層に覆われている。その層間絶縁層は、層間絶縁膜６０、層間絶縁膜５１、５２、５３、５４、５５、キャップ絶縁膜６５、層間絶縁膜５６、５７をこの順に積層されている。ドレイン１２１は、層間絶縁膜６０及び層間絶縁膜５１〜５３を通るコンタクト１４１、第１配線１４２、ビア１４３を介して容量素子１０１に接続されている。
容量素子１０１は、キャップ絶縁膜６５の表面から層間絶縁層５５、５４に向かう、第２深さＤ２で直径φ２の第２開口部１８１に設けられている。第２開口部１８１の底部にはビア１４３が存在する。ただし、第２深さＤ２は、第１深さＤ１よりも深い。直径φ２は、特に制限はない。直径φ１よりも大きくても良いし、等しくても良いし、小さくても良い。容量素子１０１は、シリンダー型のＭＩＭ構造を有している。そのＭＩＭ構造は、上部電極１１１、容量絶縁膜１１２及び下部電極１１３を備えている。埋め込み電極１１４を備えていても良い。下部電極１１３は、第２開口部１８１の底部及び内側面を覆うように形成されている。ただし、内側面の途中まで覆うように形成されていてもよい。この図の例では、内側面の途中まで覆っている。容量絶縁膜１１２は、下部電極１１３及び第２開口部１８１の上部内面を覆うように設けられている。上部電極１１１は、容量絶縁膜１１２を覆うように設けられている。埋め込み電極１１４は、上部電極１１１を覆い、第２開口部１８１を埋めるように設けられている。埋め込み電極１１４は、層間絶縁層５６を通るビア１４６を介して、第２配線１０６（共通線）に接続されている。
ソース１２４は、層間絶縁膜６０及び層間絶縁膜５１を通るコンタクト１４１ａを介して、ビット線１０８に接続されている。ビット線１０８は層間絶縁膜５２に側面を覆われている。図１に示すように、基板４０の表面領域及び各層の役割は、抵抗変化型メモリ部９０と、ＤＲＡＭ部１９０とで概ね同様である。
抵抗変化型メモリ部９０の抵抗変化素子１とＤＲＡＭ部１９０の容量素子１０１とは、同一の材料から構成されることが好ましい。具体的には、抵抗変化素子１の上部電極１１、抵抗変化層１２及び上部電極１３と、容量素子１０１の上部電極１１１、容量絶縁膜１１２及び下部電極１１３とは、それぞれ同じ材料であることが望ましい。同じ材料を用いることにより、同時に形成でき低コスト化が実現できる。
上部電極１１、１１１及び下部電極１３、１１３としては、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銅アルミニウム（ＣｕＡｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）などによって形成できる。また、これらの材料の積層体であっても良い。
また、絶縁膜（抵抗変化層１２及び容量絶縁膜１１２）としては、酸化チタン（ＴｉＯ２）、酸化鉄（ＦｅＯ）、酸化ニッケル（ＮｉＯ）、酸化ジルコニウム（ＺｒＯ２）、酸化銅（ＣｕＯ）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化タングステンＷＯ、及びこれらの窒化物やシリケートを少なくとも含む単層膜もしくは積層膜であっても良い。
また、コンタクト、ビア、埋め込み電極、配線などとしては、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）を用いることができる。必要に応じてバリア膜（例示：Ｔａ、ＴａＮ）との積層膜と用いることができる。
また、抵抗変化素子１の上部電極１１（の端部）と容量素子１０１の上部電極１１１（の端部）とは同一平面上に設けられていることが望ましい。言い換えると、第１開口部８１の上端と第２開口部１８１の上端とは同一平面上に設けられていることが望ましい。同一平面上に設けることで、それぞれの上部電極１１、１１１と上層の第２配線６、１０６を接続するためのビア４６、１４６を同時に形成することが出来る。
次に、本発明の第１の実施の形態に係る半導体記憶装置の動作方法について説明する。
抵抗変化型メモリ部９０に形成されたシリンダー型ＭＩＭは以下のように抵抗変化素子１として動作する。まず、フォーミングを行うため、第２配線６を介して上部電極１１に正の電圧を印加し、低抵抗化する。このとき、抵抗変化素子１に負荷抵抗（抵抗変化素子１に接続されたトランジスタ２）を接続し、低抵抗化後に電流が流れ過ぎないようにしておくのが好ましい。フォーミングは、上部電極１１の代わりに、トランジスタ２を介して下部電極１３に正の電圧を印加しても良い。このフォーミング動作によって上部電極１１と下部電極１３とで挟まれた抵抗変化層１２（絶縁膜）内に低抵抗なスイッチングパス（フィラメント）が形成され、抵抗変化素子１として機能するようになる。次に、低抵抗状態から高抵抗状態へのスイッチング時には、上部電極１１に正の電圧を印加する。このとき、フォーミング時よりも電流が流れるように、負荷抵抗（トランジスタ２）の抵抗を下げておくことが好ましい。一方、高抵抗状態から低抵抗状態へのスイッチング時には、上部電極１１に正の電圧を印加する。このとき、上部電極１１には高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、フォーミング時と同様に抵抗変化素子１に負荷抵抗を接続し、低抵抗化後に電流が流れ過ぎないようにしておくのが好ましい。なお、上部電極１１の替わりに下部電極１３に正の電圧を印加しても良い。
本実施の形態では、抵抗変化型メモリ部９０に形成されたシリンダー型ＭＩＭがＤＲＡＭ部１９０のものよりも浅くなっている。そのため、ＭＩＭの面積が小さくなり、容量が低減されている。これによって、抵抗変化素子１の寄生容量が低減し、抵抗変化型メモリの高速化が実現できる。また、抵抗変化型メモリは一度だけ書き込みが可能なＲＯＭであってもよい。
一方、ＤＡＲＭ部１９０に形成されたシリンダー型ＭＩＭはＤＲＡＭの容量素子１０１として機能する。すなわち、容量素子１０１に蓄積された電荷によって２状態（“１”と“０”）の記録を実現する。
次に、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。図２〜図７は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。ただし、ここでは、図１の構成例の製造方法について説明する。
まず、図２に示すように、抵抗変化型メモリ部９０とＤＲＡＭ部１９０において、半導体基板４０上に、通常のＭＯＳＦＥＴ工程を用いて、素子分離領域４０ａ、トランジスタ２（ゲート２２、ゲート絶縁膜２３、ソース２４、ドレイン２１及びサイドウォール２５）、及びトランジスタ１０２（ゲート１２２、ゲート絶縁膜１２３、ソース１２４、ドレイン１２１及びサイドウォール１２５）を形成する。ここでは、半導体基板４０としてｐ−シリコン（Ｓｉ）、ゲート絶縁膜２３、１２３としてシリコン酸化膜（ＳｉＯｘ）、ゲート２２、１２２としてポリシリコン膜（ｐｏｌｙ−Ｓｉ）、ソース２４、１２４、ドレイン２１、１２１としてｎ＋シリコン（ｎ＋Ｓｉ）、サイドウォール２５、１２５としてシリコン窒化膜（ＳｉＮｘ）をそれぞれ用いる。
このとき、ゲート絶縁膜２３は、ゲート絶縁膜１２３よりも厚く形成する。例えば、半導体基板４０の全面を一度熱酸化した後、ＤＲＡＭ部１９０の熱酸化膜のみエッチングして、再度半導体基板４０の全面を熱酸化する。それにより、抵抗変化型メモリ部９０側のゲート絶縁膜２３は２度の熱酸化工程により厚くなり、ＤＲＡＭ部１９０側のゲート絶縁膜１２３は１度の熱酸化工程のみになり薄くなる。
次に、抵抗変化型メモリ部９０とＤＲＡＭ部１９０において、これらの上部に層間絶縁膜６０、層間絶縁膜５１、５２、５３、５４、５５、キャップ絶縁膜６５をこの順に積層する。このとき、ＰＲ（フォトレジスト）工程とドライエッチング工程を用いて、層間絶縁膜６０及び層間絶縁膜５１には、ドレイン２１及びソース２４上にコンタクト４１、４１ａを形成し、ドレイン１２１及びソース１２４上にコンタクト１４１、１４１ａを形成する。更に、層間絶縁膜５２には、コンタクト４１、４１ａ上に第１配線４２、４２ａを形成し、コンタクト１４１、１４１ａ上に第１配線１４２及びビット線１０８を形成する。更に、層間絶縁膜５３には、第１配線４２、４２ａ上にビア４３、４３ａを形成し、第１配線１４２上にビア１４３を形成する。更に、層間絶縁膜５４には、ビア４３、４３ａ上にビア４４、４４ａを形成する。更に、層間絶縁膜５５には、ビア４４ａ上にビア４５ａを形成する。コンタクト４１、第１配線４２、ビア４３、４４は、トランジスタ２と抵抗変化素子１とを接続するコンタクトとみることができる。同様に、コンタクト４１ａ、第１配線４２ａ、ビア４３ａ〜４６ａは、トランジスタ２と共通線８とを接続するコンタクトとみることができる。同様に、コンタクト１４１、第１配線１４２、ビア１４３は、トランジスタ１０２と容量素子１０１とを接続するコンタクトとみることができる。
次に、図３に示すように、抵抗変化型メモリ部９０において、ＰＲ工程とドライエッチング工程を用いて、キャップ絶縁膜６５及び層間絶縁膜５５を貫通しビア４４上に達するように、第１開口部８１（深さＤ１、直径φ１）を形成する。エッチング深さ（Ｄ１）は、エッチングレートにより調整する。また、ＤＲＡＭ部１９０において、ＰＲ工程とドライエッチング工程を用いて、キャップ絶縁膜６５及び層間絶縁膜５５、５４を貫通しビア１４３上に達するように、第２開口部１８１（深さＤ２、直径φ２）を形成する。エッチング深さ（Ｄ２）は、エッチングレートにより調整する。
続いて、図４に示すように、抵抗変化型メモリ部９０とＤＲＡＭ部１９０において、キャップ絶縁膜６５の表面と第１開口部８１及び第２開口部１８１の内面（側面及び底面）を覆うように下部電極膜用の導電膜８３を形成する。その後、第１開口部８１及び第２開口部１８１内に、塗布法によりレジスト８２、１８２を埋設する。このとき、レジスト８２、１８２は、第１開口部８１及び第２開口部１８１の少なくとも側面及び底面を覆う。ただし、上部側面は覆っていなくてもよい。その場合、第１開口部８１及び第２開口部１８１の上部側面の導電膜８３は露出している。
次に、図５に示すように、抵抗変化型メモリ部９０とＤＲＡＭ部１９０において、レジスト８２、１８２で覆われていない導電膜８３をエッチングする。それにより、レジスト８２、１８２が上部側面を覆っていない場合、第１開口部８１の開口端に達しない高さの側面及び底面に抵抗変化素子１の下部電極１３を形成し、第２開口部１８１の開口端に達しない高さの側面及び底面に容量素子１０１の下部電極１１３を形成する。一方、レジスト８２、１８２が上部側面を覆っている場合、第１開口部８１の開口端に達する高さの側面及び底面に抵抗変化素子１の下部電極１３を形成し、第２開口部１８１の開口端に達する高さの側面及び底面に容量素子１０１の下部電極１１３を形成する。その後、第１開口部８１及び第２開口部１８１内のレジスト８２、１８２を除去する。続いて、キャップ絶縁層６５の表面と下部電極１３及び下部電極１１３とを覆うように、抵抗変化層又は容量絶縁膜用の絶縁膜８４、上部電極用の導電膜８５及び埋め込み導電膜用の導電膜８６をこの順に積層する。
続いて、図６に示すように、抵抗変化型メモリ部９０とＤＲＡＭ部１９０において、ＰＲ工程とドライエッチング工程を用いて、第１開口部８１及びその近傍の領域と容量素子１０１が配列された領域とを除いた領域における、絶縁膜８４、導電膜８５及び導電膜８６をエッチングする。それにより、抵抗変化素子１の抵抗変化層１２、上部電極１１及び埋め込み電極１４を下部電極１３上に形成し、容量素子１０１の容量絶縁膜１１２、上部電極１１１及び埋め込み電極１１４を下部電極１１３上に形成する（ただし、容量素子１０１の容量絶縁膜１１２、上部電極１１１及び埋め込み電極１１４は容量素子１０１が配列された領域の複数の容量素子で共有される）。
次に、図７に示すように、抵抗変化型メモリ部９０とＤＲＡＭ部１９０において、これらの上部に層間絶縁膜５６、５７をこの順に積層する。このとき、ＰＲ（フォトレジスト）工程とドライエッチング工程を用いて、層間絶縁膜５６には、埋め込み電極１４及びビア４５ａ上にビア４６、４６ａを形成し、埋め込み電極１１４上にビア１４６を形成する。更に、層間絶縁膜５７には、ビア４６、４６ａ上に第２配線６及び共通線６を形成し、ビア１４６上に第２配線１０６を形成する。
以上により、本発明の第１の実施の形態に係る半導体装置が製造される。
このように、本実施の形態では、抵抗変化素子１の第１開口部８１の深さと容量素子１０１の第２開口部１８１の深さを異なるようにする以外は、容量素子１０１の形成と抵抗変化素子１の形成とを同一プロセスで実現することとができる。それにより、ＤＲＡＭとＲｅＲＡＭの性能向上を阻害する要因を抑えつつ、それらを同一半導体基板上に混載する場合の製造工程を簡略化し、製造コストを低減させることができる。また、抵抗変化素子１の第１開口部８１は、容量素子１０１の第２開口部１８１よりも浅くなっている。すなわち、抵抗変化素子１のシリンダー型ＭＩＭは、容量素子１０１のシリンダー型ＭＩＭよりも、ＭＩＭの面積が小さくなっている。それにより、抵抗変化素子１の容量が低減され、抵抗変化型メモリの高速化が実現できる。
ところで、抵抗変化メモリ部９０の面積をより小さくするためには、例えば、共通線８を隣接するメモリセル間で共有する方法が考えられる。図８は、抵抗変化メモリ部９０の回路構成の一例を示す回路図である。抵抗変化メモリ部９０は、ｘ方向に延在する複数のビット線ＢＬと、ｙ方向に延在する複数のワード線ＷＬと、複数のビット線ＢＬと複数のワード線ＷＬとの交差する個所の各々に設けられた複数のメモリセルＭＣを備えている。複数のメモリセルＭＣは行列状に配列されている。メモリセルＭＣは、トランジスタ２と抵抗変化素子１を備えている。トランジスタ２は、ソース／ドレインの一方を共通線ＰＬに、他方を抵抗変化素子１の一端に接続されている。抵抗変化素子１は、他端をビット線ＢＬに接続されている。このとき、共通線８及びトランジスタ２のソース２４を隣接するメモリセルＭＣ間で共有することで、共通線ＰＬの配線及びトランジスタ２のソース２４の配置に必要となる領域を、メモリセルＭＣの２列につき１列分だけ省略することができる。
図９は、図８の回路構成の具体的なレイアウトを示す断面図である。この図に示すように、共通線８及び共通線８とトランジスタ２とを接続するコンタクト４１ａ、第１配線４２ａ、ビア４３ａ、４４ａ、４５ａ、４６ａと、トランジスタ２のソース２４とが隣接する二つのメモリセルＭＣにより共用されている。それにより、共通線８及びコンタクト４１ａ、第１配線４２ａ、ビア４３ａ〜４６ａに必要となる領域と、トランジスタ２のソース２４の配置に必要となる領域とを、メモリセルＭＣの２列につき１列分だけ省略することができる。なお、他の構成は、上部に層間絶縁膜５８と、第２配線６に接続されたビット線７（ＢＬ）とが追加されている点を除けば、図１と同様である。
以上のようなレイアウトを採用することにより、抵抗変化メモリ部９０の面積をより小さくすることができる。
（第２の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。第１の実施の形態では、第１開口部８１及び第２開口部１８１（シリンダー）の深さは、開口部形成時のエッチングレートで調整している。しかし、本実施の形態では、そのシリンダー深さを、キャップ絶縁膜を用いて制御する。以下詳細に説明する。
本発明の第２の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。図１０は、本発明の第２の実施の形態に係る半導体記憶装置の構成例を示す断面図である。この半導体記憶装置は、基本的には第１の実施の形態と同じである。ただし、抵抗変化素子１及び容量素子１０１が金属配線層に形成されている点で、第１の実施の形態と異なっている。この場合、金属配線形成のために層間絶縁膜の間にキャップ絶縁膜が形成されている。従って、それらキャップ絶縁膜を、抵抗変化素子１及び容量素子１０１の開口部形成時のエッチングストッパーとして機能させることができる。以下では、第１の実施の形態との相違点について主に説明する。ただし、この図でも、抵抗変化型メモリ部９０において抵抗変化型のメモリセルの１個分の構成を示し、ＤＲＡＭ部１９０においてＤＲＡＭのメモリセルの１個分の構成を示している。
まず、抵抗変化型メモリ部９０について説明する。層間絶縁層は、層間絶縁膜６０、層間絶縁膜５１、５２、５３、キャップ絶縁膜６３ａ、層間絶縁膜５４ａ、キャップ絶縁膜６４ａ、層間絶縁膜５５ａ、キャップ絶縁膜６５ａ、層間絶縁膜５６ａ、キャップ絶縁膜６６ａ、層間絶縁膜５７ａ、キャップ絶縁膜６７ａをこの順に積層されている。ドレイン２１は、層間絶縁膜６０及び層間絶縁膜５１〜５３を通るコンタクト４１、第１配線４２、ビア４３、配線７１、ビア７２、配線７３を介して抵抗変化素子１に接続されている。抵抗変化素子１は、キャップ絶縁膜６６ａの表面から層間絶縁層５６ａ、キャップ絶縁膜６５ａに向かう、第１深さＤ１で直径φ１の第１開口部８１に設けられている。第１開口部８１の底部には、配線７３が存在する。埋め込み電極１４は、層間絶縁層５７ａを通るビア４６を介して、第２配線６（例示：ビット線）に接続されている。ソース２４は、層間絶縁膜６０及び層間絶縁膜５１〜５３、キャップ絶縁膜６３ａ、層間絶縁膜５４ａ、キャップ絶縁膜６４ａ、層間絶縁膜５５ａ、キャップ絶縁膜６５ａ、層間絶縁膜５６ａ、キャップ絶縁膜６６ａ、層間絶縁膜５７ａを通るコンタクト４１ａ、第１配線４２ａ、ビア４３ａ、配線７１ａ、ビア７２ａ、配線７３ａ、ビア７４ａ、配線７５ａ、ビア４６ａを介して共通線８（例示：接地線）に接続されている。コンタクト４１、第１配線４２、ビア４３、配線７１、ビア７２、配線７３は、トランジスタ２と抵抗変化素子１とを接続するコンタクトとみることができる。同様に、コンタクト４１ａ、第１配線４２ａ、ビア４３ａ、配線７１ａ、ビア７２ａ、配線７３ａ、ビア７４ａ、配線７５ａ、ビア４６ａ、トランジスタ２と共通線８とを接続するコンタクトとみることができる。
次に、ＤＲＡＭ部１９０について説明する。層間絶縁膜６０、層間絶縁膜５１、５２、５３、キャップ絶縁膜６３ａ、層間絶縁膜５４ａ、キャップ絶縁膜６４ａ、層間絶縁膜５５ａ、キャップ絶縁膜６５ａ、層間絶縁膜５６ａ、キャップ絶縁膜６６ａ、層間絶縁膜５７ａ、キャップ絶縁膜６７ａをこの順に積層されている。ドレイン１２１は、層間絶縁膜６０及び層間絶縁膜５１〜５３を通るコンタクト１４１、第１配線１４２、ビア１４３を介して容量素子１０１に接続されている。容量素子１０１は、キャップ絶縁膜６６ａの表面から層間絶縁層５６ａ、キャップ絶縁膜６５ａ、層間絶縁層５５ａ、キャップ絶縁膜６４ａ、層間絶縁層５４ａ、キャップ絶縁膜６３ａに向かう、第２深さＤ２で直径φ２の第２開口部１８１に設けられている。ただし、第２深さＤ２は、第１深さＤ１よりも深い。埋め込み電極１１４は、層間絶縁層５７ａを通るビア１４６を介して、第２配線１０６（接地線）に接続されている。
その他の構成については、第１の実施の形態と同様である。
次に、本発明の第２の実施の形態に係る半導体装置の製造方法については、基本的には第１の実施の形態と同様である。ただし、抵抗変化型メモリ部９０については、第１開口部８１（シリンダー）を形成するに当たり、キャップ絶縁膜６６ａをエッチング後、キャップ絶縁膜６５ａをエッチングストッパーとして層間絶縁層５６ａのエッチングを行う。その後、キャップ絶縁膜６５ａをエッチングして、配線７３を露出させる。一方、ＤＲＡＭ部１９０については、第２開口部１８１（シリンダー）を形成するに当たり、キャップ絶縁膜６６ａをエッチング後、キャップ絶縁膜６５ａをエッチングストッパーとして層間絶縁層５６ａのエッチングを行い、キャップ絶縁膜６５ａのエッチング後、キャップ絶縁膜６４ａをエッチングストッパーとして層間絶縁層５５ａのエッチングを行いし、キャップ絶縁膜６４ａのエッチング後、キャップ絶縁膜６３ａをエッチングストッパーとして層間絶縁層５４ａのエッチングを行う。その後、キャップ絶縁膜６３ａをエッチングして、ビア４３を露出させる。
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
また、上記の製造方法では、第１開口部８１及び第２開口部１８１（シリンダー）の深さを、キャップ絶縁膜を用いて制御する。そのため、エッチングレートで深さを調整する方法と比較して、制御が容易であり、製造ばらつきをより低減することができる。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。第１の実施の形態では、抵抗変化素子１とトランジスタ２との間のコンタクトやビアは、抵抗変化素子１の形成前に準備されている。しかし、本実施の形態では、抵抗変化素子１ａとトランジスタ２との間のコンタクトやビアを完全に形成せず、新たに形成したコンタクトホールに埋め込んだ下部電極により接続する構造とする。以下詳細に説明する。
本発明の第３の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。図１１は、本発明の第３の実施の形態に係る半導体記憶装置の構成例を示す断面図である。この半導体記憶装置は、基本的には第１の実施の形態と同じである。ただし、抵抗変化素子１ａとトランジスタ２との接続は、新たに形成したコンタクトホールに埋め込んだ下部電極により接続する点で、第１の実施の形態と異なっている。以下では、第１の実施の形態との相違点について主に説明する。ただし、この図でも、抵抗変化型メモリ部９０において抵抗変化型のメモリセルの１個分の構成を示し、ＤＲＡＭ部１９０においてＤＲＡＭのメモリセルの１個分の構成を示している。
抵抗変化型メモリ部９０について説明する。トランジスタ２のドレイン２１は、層間絶縁膜６０及び層間絶縁膜５１〜５４を通るコンタクト４１、第１配線４２、下部電極コンタクト１３ａを介して抵抗変化素子１ａに接続されている。ただし、下部電極コンタクト１３ａは、第１配線４２と抵抗変化素子１ａとの間をつなぐコンタクトであり、第１配線４２と抵抗変化素子１ａとの間に設けられた下部電極コンタクトホール８１ａに設けられている。下部電極コンタクト１３ａは、層間絶縁膜５３、５４及び層間絶縁膜５５の一部を貫通している。コンタクト４１、第１配線４２、下部電極コンタクト１３ａは、抵抗変化素子１とトランジスタ２とを接続するコンタクトとみることができる。
抵抗変化素子１ａは、キャップ絶縁膜６５の表面から層間絶縁層５５に向かう、第１深さＤ１ａで直径φ１の第１開口部８１ｂに設けられている。第１開口部８１ｂの底部の位置は、層間絶縁膜の境界面である必要はなく、所望の位置とすることができる。第１開口部８１ｂの下方の層間絶縁層にはビアが形成されていないからである。そのとき、トランジスタ２とのコンタクトが問題となる。しかし、本実施の形態では、第１開口部８１ｂを開口する直前に、下方の第１配線４２と接続する下部電極コンタクトホール８１ａを設けておく。それにより、下部電極用の導電膜を形成するとき、その下部電極コンタクトホール８１ａを埋めつつ下部電極１３を形成することができる。それにより、第１配線４２と下部電極１３とを下部電極コンタクト１３ａにより接続することができる。
その他の構成については、第１の実施の形態と同様である。
次に、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。図１２〜図１４は、本発明の第３の実施の形態に係る半導体装置の製造方法の一部を示す断面図である。ただし、ここでは、図１１の構成例の製造方法について説明する。
まず、図１２に示すように、抵抗変化型メモリ部９０とＤＲＡＭ部１９０において、半導体基板４０上に、通常のＭＯＳＦＥＴ工程を用いて、素子分離領域４０ａ、トランジスタ２（ゲート２２、ゲート絶縁膜２３、ソース２４、ドレイン２１及びサイドウォール２５）、及びトランジスタ１０２（ゲート１２２、ゲート絶縁膜１２３、ソース１２４、ドレイン１２１及びサイドウォール１２５）を形成する。ここでは、半導体基板４０としてｐ−シリコン（Ｓｉ）、ゲート絶縁膜２３、１２３としてシリコン酸化膜（ＳｉＯｘ）、ゲート２２、１２２としてポリシリコン膜（ｐｏｌｙ−Ｓｉ）、ソース２４、１２４、ドレイン２１、１２１としてｎ＋シリコン（ｎ＋Ｓｉ）、サイドウォール２５、１２５としてシリコン窒化膜（ＳｉＮｘ）をそれぞれ用いる。このとき、ゲート絶縁膜２３は、ゲート絶縁膜１２３よりも厚く形成する。厚くする方法は、第１の実施の形態と同様である。
次に、抵抗変化型メモリ部９０とＤＲＡＭ部１９０において、これらの上部に層間絶縁膜６０、層間絶縁膜５１、５２、５３、５４、５５、キャップ絶縁膜６５をこの順に積層する。このとき、ＰＲ（フォトレジスト）工程とドライエッチング工程を用いて、層間絶縁膜６０及び層間絶縁膜５１には、ドレイン２１及びソース２４上にコンタクト４１、４１ａを形成し、ドレイン１２１及びソース１２４上にコンタクト１４１、１４１ａを形成する。更に、層間絶縁膜５２には、コンタクト４１、４１ａ上に第１配線４２、４２ａを形成し、コンタクト１４１、１４１ａ上に第１配線１４２及びビット線１０８を形成する。更に、層間絶縁膜５３には、第１配線４２ａ上にビア４３ａを形成し、第１配線１４２上にビア１４３を形成する。更に、層間絶縁膜５４には、ビア４３ａ上にビア４４ａを形成する。更に、層間絶縁膜５５には、ビア４４ａ上にビア４５ａを形成する。
次に、図１３に示すように、抵抗変化型メモリ部９０において、ＰＲ工程とドライエッチング工程を用いて、キャップ絶縁膜６５及び層間絶縁膜５５〜５３を貫通して第１配線４２上に達するように、下部電極コンタクトホール８１ａを形成する。下部電極コンタクトホール８１ａは、第１配線４２及びコンタクト４１を介してドレイン２１に抵抗変化素子１を接続する下部電極コンタクト１３ａのための孔である。コンタクト用なので、抵抗変化素子１ａ用の第１開口部８１ｂよりも直径が小さい。
次に、図１４に示すように、抵抗変化型メモリ部９０において、ＰＲ工程とドライエッチング工程を用いて第１開口部８１ｂ（深さＤ１ａ、直径φ１）を形成する。第１開口部８１ｂは、下部電極コンタクトホール８１ａと中心軸が概ね重なる位置に形成される。また、第１開口部８１ｂは、キャップ絶縁膜６５及び層間絶縁膜５５を貫通し、所望の深さになるように形成する。エッチング深さ（Ｄ１ａ）は、第１配線４２までであれば、下方のビアの位置に制限されない。エッチング深さ（Ｄ１ａ）は、エッチングレートにより調整する。また、ＤＲＡＭ部１９０において、ＰＲ工程とドライエッチング工程を用いて、キャップ絶縁膜６５及び層間絶縁膜５５、５４を貫通しビア１４３上に達するように、第２開口部１８１（深さＤ２、直径φ２）を形成する。エッチング深さ（Ｄ２）は、エッチングレートにより調整する。
その後については、第１の実施の形態における図４〜図７の場合と同様である。ただし、図４において、下部電極膜用の導電膜８３については、キャップ絶縁膜６５の表面と第１開口部８１及び第２開口部１８１の内面（側面及び底面）を覆うだけでなく、下部電極コンタクトホール８１ａを埋めて下部電極コンタクト１３ａとなるように形成する。
以上により、本発明の第３の実施の形態に係る半導体装置が製造される。
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
また、上記の製造方法では、抵抗変化素子１ａと下方の第１配線４２との間のコンタクトを、下部電極１３の形成と同時に形成している。そのため、抵抗変化素子１ａのシリンダー深さ（Ｄ１）を層間絶縁膜の厚さによらず、任意の深さに設定できる。すなわち、抵抗変化素子１ａの設計の自由度を高めることができる。
本発明の上記各実施の形態は、メモリと情報処理回路とを混載した半導体装置にも適用可能である。図１５は、本発明の各実施の形態に係る半導体記憶装置（抵抗変化型メモリ部９０及びＤＲＡＭ部１９０）と情報処理回路とを混載した半導体装置の構成を示す概略図である。その半導体装置３００は、本発明の各実施の形態に係る半導体記憶装置（抵抗変化型メモリ部９０及びＤＲＡＭ部１９０を含む）と、その半導体記憶装置を用いて情報処理を行う情報処理回路２００とを具備している。情報処理回路２００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を含む論理回路（ロジックＬＳＩ）に例示される。この場合にも、上記各実施の形態と同様の効果を得ることができる。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態の技術は、技術的矛盾の発生しない限り、他の実施の形態に対しても適用可能である。
１、１ａ 抵抗変化素子
２ トランジスタ
６ 第２配線（ビット線）
７ ビット線
８ 共通線（接地線）
１１ 上部電極
１２ 抵抗変化層
１３ 部電極
１３ａ 下部電極コンタクト
１４ 埋め込み電極
２１ ドレイン
２２ ゲート（ワード線）
２３ ゲート絶縁膜
２４ ソース
２５ サイドウォール
４０ 基板
４０ａ 素子分離領域
４１、４１ａ コンタクト
４２、４２ａ 第１配線
４３、４４、４６、４３ａ、４４ａ、４５ａ、４６ａ ビア
５１、５２、５３、５４、５５、５６、５７、５８、６０、５４ａ、５５ａ、５６ａ、５７ａ 層間絶縁膜
６５、６３ａ、６４ａ、６５ａ、６６ａ、６７ａ キャップ絶縁膜
７１、７３、７１ａ、７３ａ、７５ａ 配線
７２、７２ａ、７４ａ ビア
８１、８１ｂ 第１開口部
８１ａ 下部電極コンタクトホール
８２ レジスト
８３、８６ 導電膜
８４ 絶縁膜
９０ 抵抗変化型メモリ部
１０１ 容量素子
１０２ トランジスタ
１０６ 第２配線（接地線）
１０８ ビット線
１１１ 上部電極
１１２ 容量絶縁膜
１１３ 下部電極
１１４ 埋め込み電極
１２１ ドレイン
１２２ ゲート（ワード線）
１２３ ゲート絶縁膜
１２４ ソース
１２５ サイドウォール
１４１、１４１ａ コンタクト
１４２ 第１配線
１４３、１４６ ビア
１８１ 第２開口部
１９０ ＤＲＡＭ部

Claims (15)

  1. 第１深さのシリンダー型のＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する抵抗変化型メモリの抵抗変化素子と、
    前記第１深さよりも深い第２深さのシリンダー型のＭＩＭ構造を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容量素子と
    を具備し、
    前記抵抗変化素子は、
    第１下部電極と、
    前記第１下部電極上に設けられた抵抗変化層と、
    前記抵抗変化層上に設けられた第１上部電極と
    を備え、
    前記容量素子は、
    第２下部電極と、
    前記第２下部電極上に設けられた容量絶縁膜と、
    前記容量絶縁膜上に設けられた第２上部電極と
    を備え、
    前記第１上部電極の端部と前記第２上部電極の端部とは同一平面上に設けられている
    半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記第１下部電極と前記第２下部電極とは同一の材料であり、
    前記抵抗変化層と前記容量絶縁膜とは同一の材料であり、
    前記第１上部電極と前記第２上部電極とは同一の材料である
    半導体記憶装置。
  3. 請求項１又は２に記載の半導体記憶装置において、
    前記第１下部電極と前記第１下部電極に接続されるコンタクトとは同一の材料である
    半導体記憶装置。
  4. 請求項１乃至３のいずれか一項に記載の半導体記憶装置において、
    前記抵抗変化素子に接続される第１トランジスタと、
    前記容量素子に接続される第２トランジスタと
    を更に具備し、
    前記第１トランジスタの耐圧は、前記第２トランジスタの耐圧よりも高い
    半導体記憶装置。
  5. 請求項１乃至４のいずれか一項に記載の半導体記憶装置において、
    前記抵抗変化型メモリはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として用いられる
    半導体記憶装置。
  6. 請求項１乃至５のいずれか一項に記載の半導体記憶装置において、
    前記抵抗変化素子には低抵抗の伝導パスを絶縁膜内に形成するためのフォーミング動作が行われる
    半導体記憶装置。
  7. 請求項１乃至６のいずれか一項に記載の半導体記憶装置と、
    前記半導体記憶装置を用いて情報処理を行う情報処理回路と
    を具備する
    半導体装置。
  8. 第１深さのシリンダー型のＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する抵抗変化型メモリの抵抗変化素子と、
    前記第１深さよりも深い第２深さのシリンダー型のＭＩＭ構造を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容量素子と
    を具備し、
    前記抵抗変化素子に接続される第１トランジスタと、
    前記容量素子に接続される第２トランジスタと
    を更に具備し、
    前記第１トランジスタの耐圧は、前記第２トランジスタの耐圧よりも高い
    半導体記憶装置。
  9. 第１深さのシリンダー型のＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する抵抗変化型メモリの抵抗変化素子と、
    前記第１深さよりも深い第２深さのシリンダー型のＭＩＭ構造を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容量素子と
    を具備し、
    前記抵抗変化素子には低抵抗の伝導パスを絶縁膜内に形成するためのフォーミング動作が行われる
    半導体記憶装置。
  10. 請求項８又は９に記載の半導体記憶装置において、
    前記抵抗変化型メモリはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として用いられる
    半導体記憶装置。
  11. 請求項８乃至１０のいずれか一項に記載の半導体記憶装置と、
    前記半導体記憶装置を用いて情報処理を行う情報処理回路と
    を具備する
    半導体装置。
  12. 基板上の層間絶縁層に第１深さの第１開口部を設ける工程と、
    前記層間絶縁層に前記第１深さよりも深い第２深さの第２開口部を設ける工程と、
    前記第１開口部の底部及び側面に抵抗変化型メモリの抵抗変化素子の第１下部電極を形成し、前記第２開口部の底部及び側面にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容量素子の第２下部電極を形成する工程と、
    前記層間絶縁層の表面と前記第１下部電極及び前記第２下部電極とを覆うように絶縁膜及び第２導電膜をこの順に積層する工程と、
    前記第１開口部及び前記第２開口部内及びその近傍以外における、前記層間絶縁層上の前記絶縁膜及び前記第２導電膜をエッチングして、前記抵抗変化素子の抵抗変化層及び第１上部電極を前記第１下部電極上に、前記容量素子の容量絶縁膜及び第２上部電極を前記第２下部電極上にそれぞれ形成する工程と
    を具備し、
    前記第１上部電極の端部と前記第２上部電極の端部とは同一平面上に設けられる
    半導体記憶装置の製造方法。
  13. 請求項１２に記載の半導体記憶装置の製造方法において、
    前記第１下部電極及び前記第２下部電極を形成する工程は、
    前記層間絶縁層の表面と前記第１開口部及び前記第２開口部の内面とを覆うように第１導電膜を形成する工程と、
    前記第１開口部及び前記第２開口部の内部にレジストを埋める工程と、
    前記レジストに覆われていない前記第１導電膜をエッチングして、前記第１開口部に前記第１下部電極を形成し、前記第２開口部に前記第２下部電極を形成する工程と、
    前記レジストを除去する工程と
    を備える
    半導体記憶装置の製造方法。
  14. 請求項１２又は１３に記載の半導体記憶装置の製造方法において、
    前記第１開口部の上端と前記第２開口部の上端とは同一平面上に設けられる
    半導体記憶装置の製造方法。
  15. 請求項１２乃至１４のいずれか一項に記載の半導体記憶装置の製造方法において、
    前記第１開口部を設ける工程の前に、前記第１開口部を形成する位置に、前記第１開口部よりも細く深く、下方のコンタクトに達する第３開口部を形成する工程を更に具備し、
    前記第１下部電極及び前記第２下部電極を形成する工程は、
    前記第１下部電極を形成する前に、前記第３開口部を導電膜で埋める工程を更に備える
    半導体記憶装置の製造方法。
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