TWI543418B - 半導體記憶裝置、半導體裝置及半導體記憶裝置的製造方法 - Google Patents

半導體記憶裝置、半導體裝置及半導體記憶裝置的製造方法 Download PDF

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Description

半導體記憶裝置、半導體裝置及半導體記憶裝置的製造方法
本發明係關於一種半導體記憶裝置、半導體裝置以及半導體記憶裝置的製造方法，特別係關於一種混合搭載了ReRAM與DRAM的半導體記憶裝置、半導體裝置以及半導體記憶裝置的製造方法。
就備份資料等目的而言，期望一種將揮發性記憶體與非揮發性記憶體混合搭載於同一半導體晶片上的技術。例如，將DRAM(Dynamic Random Access Memory；動態記憶體)作為快取記憶體以將資料寫入NAND快閃式記憶體的方式。然而，在DRAM朝向傳送速度的高速化邁進的另一方面，隨著NAND快閃式記憶體的大電容化，其速度性能低落。因此，在將DRAM作為快取記憶體以將資料寫入NAND快閃式記憶體的方式當中，因為速度性能的差異，產生了以並聯的方式寫入資料的NAND快閃式記憶體(晶片)的數量增加，以及寫入時的電力消耗等問題。
作為為了填補此速度性能差異的非揮發性記憶體，寫入速度較NAND快閃式記憶體快速的ReRAM(Resistance Random Access Memory；電阻式記憶體)正受到注目。例如，在非專利文獻1當中提及，藉由將ReRAM作為快 取記憶體，使暫時保存在ReRAM中的資料依序寫入NAND快閃式記憶體的方式，可將資料寫入時的消耗電力降低97%、容許位元不良率提高3.6倍。
因為DRAM與ReRAM為相同的MIM(Metal-Insulator-Metal；金屬-絕緣體-金屬)構造，可使用相同材料同時製作。例如，在專利文獻1(日本特開2008-282918號公報(對應美國申請案：US2008280415(A1)))中揭示，雖然在電容元件與電阻變化元件中，上部以及下部中至少一方的電極的材料不同，但是此外為相同的材料，故為可使用相同的製造步驟來製造的構造。另外，在專利文獻2(日本特開2010-55731號公報(對應美國專利：US7995373(B2)))當中記載，於DRAM的記憶單元陣列中，對選擇區域的記憶單元實行成型，以變更為非揮發性記憶單元的技術。
[習知技術文獻] [專利文獻]
【專利文獻1】日本特開2008-282918號公報
【專利文獻2】日本特開2010-55731號公報
【非專利文獻】
【非專利文獻1】 M.Fukuda, et al. , ”3.6-Times Higher Acceptable Raw Bit Error Rate, 97% Lower-Power, NV-RAM & NAND-Integrated Solid-State Drives (SSDs) with Adaptive Codeword ECC” , Extended Abstracts of the 2010 International Conference on Solid State Devices and Materials, Tokyo, 2010, pp1166-1167.
上述的各文獻中的技術具有如以下的問題點。在非專利文獻1的方法中，使用ReRAM來作為快取記憶體以代替DRAM的情況下，並無法充分的 降低製造成本。揮發性記憶體為DRAM、而對於非揮發性記憶體該採用何種元件，成為一個課題。
在專利文獻1、2的方法中，於電容元件與電阻變化元件的形成當中，藉由使用相同的材料使一部份的製造步驟共通化，可抑制製造成本。然而，電容元件以及電阻變化元件兩者並無法得到充分的性能。例如，DRAM需要將電容增大。因此，在構造上實現了絶緣膜材料的High-k化與MIM面積的增大。另一方面，因為在ReRAM中，MIM的寄生電容成為ReRAM的性能提升的障礙，故必須將電容變小。
在混合搭載DRAM與ReRAM的情況當中，期望一種可充分的維持電容元件以及電阻變化元件的性能，且充分的降低製造成本的技術。
以下，使用在為了實施發明的態樣中所用的編號、符號，來說明解決問題之技術手段。該等的編號、符號，為了明確的表示申請專利範圍的記載與為了實施發明的態樣之間的對應關係，附上括弧且附加於該等元件名稱之後。然而，該等的編號、符號，無法使用於在申請專利範圍中所記載的發明的技術的範圍的解釋。
本發明的半導體記憶裝置包含：電阻變化型記憶體的電阻變化元件(1)；以及DRAM(Dynamic Random Access Memory)的電容元件(101)。電阻變化型記憶體的電阻變化元件(1)，包含第1深度(D1)的缸體型的MIM(Metal-Insulator-Metal)構造。DRAM的電容元件(101)，包含較第1深度(D1)更深的第2深度(D2)的缸體型的MIM構造。
本發明之半導體裝置，包含半導體記憶裝置(90、190)，與資訊處理電路(200)。半導體記憶裝置(90、190)，記載於上述段落當中。資訊處理電路(200)，使用該半導體記憶裝置(90、190)進行資訊處理。
本發明的半導體記憶裝置的製造方法包含：在基板(40)上的層間絶緣層設置第1深度(D1)的第1開口部(81)的步驟；在層間絶緣層設置較第1深度(D1)更深的第2深度(D2)的第2開口部(181)的步驟；在第1開口部(81)的底部以及側面上形成電阻變化型記憶體的電阻變化元件(1)的第1下部電極(13)，並在第2開口部(181)的底部以及側面上形成DRAM(Dynamic Random Access Memory)的電容元件(101)的第2下部電極(113)的步驟；以覆蓋層間絶緣層的表面與第1下部電極(13)以及第2下部電極(113)的方式，依序堆疊絶緣膜(84)以及第2導電膜(85)的步驟；以及在第1開口部(81)與第2開口部(181)內及其附近以外的地方，蝕刻層間絶緣層上的絶緣膜(84)以及第2導電膜(85)，並各別於第1下部電極(13)之上形成電阻變化元件(1)的電阻變化層(12)以及第1上部電極(11)、於第2下部電極(113)之上形成電容元件(101)的電容絶緣膜(112)以及第2上部電極(111)的步驟。
根據本發明，可在混合搭載DRAM與電阻變化型記憶體的情況中，維持電容元件以及電阻變化元件的性能，並且降低製造成本。
1、1a‧‧‧電阻變化元件
2‧‧‧電晶體
6‧‧‧第2配線(位元線)
7‧‧‧位元線
8‧‧‧共通線(接地線)
11‧‧‧上部電極
12‧‧‧電阻變化層
13‧‧‧下部電極
13a‧‧‧下部電極接觸窗
14‧‧‧埋入電極
21‧‧‧汲極
22‧‧‧閘極(字元線)
23‧‧‧閘極絶緣膜
24‧‧‧源極
25‧‧‧側壁
40‧‧‧基板
40a‧‧‧元件分離區域
41、41a‧‧‧接觸窗
42、42a‧‧‧第1配線
43、44、46、43a、44a、45a、46a‧‧‧介層
51、52、53、54、55，56、57、58、60、54a、55a、56a、57a‧‧‧層間絶緣膜
65、63a、64a、65a、66a、67a‧‧‧頂蓋絶緣膜
71、73、71a、73a、75a‧‧‧配線
72、72a、74a‧‧‧介層
81、81b‧‧‧第1開口部
81a‧‧‧下部電極接觸窗孔
82‧‧‧光阻
83、86‧‧‧導電膜
84‧‧‧絶緣膜
90‧‧‧電阻變化型記憶體部
101‧‧‧電容元件
102‧‧‧電晶體
106‧‧‧第2配線(接地線)
108‧‧‧位元線
111‧‧‧上部電極
112‧‧‧電容絶緣膜
113‧‧‧下部電極
114‧‧‧埋入電極
121‧‧‧汲極
122‧‧‧閘極(字元線)
123‧‧‧閘極絶緣膜
124‧‧‧源極
125‧‧‧側壁
141、141a‧‧‧接觸窗
142‧‧‧第1配線
143、146‧‧‧介層
181‧‧‧第2開口部
190‧‧‧DRAM部
200‧‧‧資訊處理電路
300‧‧‧半導體裝置
MC‧‧‧單元陣列
WL‧‧‧字元線
PL‧‧‧共通線
BL‧‧‧位元線
【圖1】圖1係表示關於本發明之第1實施態樣的半導體記憶裝置的構造實施例的剖面圖。
【圖2】圖2係表示關於本發明之第1實施態樣的半導體裝置的製造方法的剖面圖。
【圖3】圖3係表示關於本發明之第1實施態樣的半導體裝置的製造方法的剖面圖。
【圖4】圖4係表示關於本發明之第1實施態樣的半導體裝置的製造方法的剖面圖。
【圖5】圖5係表示關於本發明之第1實施態樣的半導體裝置的製造方法 的剖面圖。
【圖6】圖6係表示關於本發明之第1實施態樣的半導體裝置的製造方法的剖面圖。
【圖7】圖7係表示關於本發明之第1實施態樣的半導體裝置的製造方法的剖面圖。
【圖8】圖8係表示電阻變化記憶體部的電路構造之一例的電路圖。
【圖9】圖9係表示圖8的電路構造的具體配置的剖面圖。
【圖10】圖10係表示關於本發明之第2實施態樣的半導體記憶裝置的構造實施例的剖面圖。
【圖11】圖11係表示關於本發明之第3實施態樣的半導體記憶裝置的構造實施例的剖面圖。
【圖12】圖12係表示關於本發明之第3實施態樣的半導體裝置的製造方法的一部分的剖面圖。
【圖13】圖13係表示關於本發明之第3實施態樣的半導體裝置的製造方法的一部分的剖面圖。
【圖14】圖14係表示關於本發明之第3實施態樣的半導體裝置的製造方法的一部分的剖面圖。
【圖15】圖15係表示關於本發明之各實施態樣之混合搭載了半導體記憶裝置與資訊處理電路的半導體裝置的構造的概略圖。
以下，關於本發明的半導體記憶裝置、半導體裝置以及半導體記憶裝置的製造方法的實施態樣，參照添附的圖式進行說明。
(第1實施態樣)就關於本發明的第1實施態樣的半導體記憶裝置而言，參照添附的圖式進行說明。圖1係表示本發明的第1實施態樣的半導體記憶裝置的構造實施例的剖面圖。此半導體記憶裝置，包含電阻變化型記憶體部90與DRAM部190。電阻變化型記憶體部90，包含1T1R(1電晶體1電阻)型的 電阻變化型的記憶單元。該記憶單元，包含具有缸體型的MIM(Metal-Insulator-Metal)構造的電阻變化元件1與電晶體2。另外，DRAM部190，包含DRAM的記憶單元。該記憶單元，包含具有缸體型的MIM構造的電容元件101與電晶體102。然而，在此圖式中，在電阻變化型記憶體部90當中表示1個電阻變化型的記憶單元的構造，在DRAM部190當中表示1個DRAM的記憶單元的構造。
首先，就電阻變化型記憶體部90進行說明。在以元件分離區域40a所圍住的區域當中，電晶體2形成於半導體基板40之上。電晶體2包含閘極絶緣膜23、閘極22(字元線)、汲極21、源極24以及側壁25。然而，電晶體2與後述的電晶體102相比，其耐受電壓較高。這是因為與電晶體102相比，施加於電晶體2的電壓較高，且流入電晶體2的電流較大。電晶體2的耐受電壓較高，可藉由例如，使閘極絶緣膜23的膜厚比閘極絶緣膜123更厚來實現。或是，亦可使用習知的其他方法(例如：使閘極長度增加)提高耐受電壓。電晶體2，被堆疊於基板40上的層間絶緣層所覆蓋。該層間絶緣層，依序由層間絶緣膜60、層間絶緣膜51、52、53、54、55、頂蓋絶緣膜65以及層間絶緣膜56、57所堆疊而成。汲極21，透過貫通層間絶緣膜60以及層間絶緣膜51~54的接觸窗41、第1配線42、介層43、44，與電阻變化元件1連接。
電阻變化元件1被設置於從頂蓋絶緣膜65的表面面向層間絶緣層55、第1深度D1之直徑 1的第1開口部81當中。在第1開口部81的底部存在介層44。其中，直徑 1，若可在成型動作當中形成絲狀導電通路，則並沒有特別的制限。從降低元件面積與寄生電容的觀點來看，宜為較小。電阻變化元件1，包含缸體型的MIM構造。該MIM構造，包含上部電極11、電阻變化層12以及下部電極13。亦宜包含埋入電極14。下部電極13，以覆蓋第1開口部81的底部以及內側面的方式形成。然而，亦可以覆蓋至內側面的一半的方式形成。在此圖式的實施例當中，覆蓋至內側面的一半。電阻變化層12，以覆蓋下部電極13以及第1開口部81的上部內面的方式設置。上部電極11，以覆蓋電阻變化層12的方式設置。埋入電極14，覆蓋上部電極11，以填埋 第1開口部81的方式設置。埋入電極14，透過貫通層間絶緣層56的介層46，與第2配線6(例如：位元線)連接。
源極24，透過貫通層間絶緣膜60以及層間絶緣膜51~55、頂蓋絶緣膜65、層間絶緣膜56的接觸窗41a、第1配線42a、介層43a、44a、45a、46a，與共通線8(例如：接地線)連接。第2配線6以及共通線8被層間絶緣膜57覆蓋其側面。
接著，就DRAM部190進行說明。在以元件分離區域40a所圍住的區域當中，於半導體基板40上形成電晶體102。電晶體102，包含閘極絶緣膜123、閘極122(字元線)、汲極121、源極124以及側壁125。電晶體102，如上所述，與電晶體2相比其耐受電壓較低。電晶體102，被堆疊於基板40上的層間絶緣層所覆蓋。該層間絶緣層，依序由層間絶緣膜60、層間絶緣膜51、52、53、54、55、頂蓋絶緣膜65、層間絶緣膜56、57所堆疊而成。汲極121，透過貫通層間絶緣膜60以及層間絶緣膜51~53的接觸窗141、第1配線142以及介層143與電容元件101連接。
電容元件101被設置於從頂蓋絶緣膜65的表面面向層間絶緣層55、54、第2深度D2之直徑 2的第2開口部181當中。第2開口部181的底部存在介層143。其中，第2深度D2，比第1深度D1深。直徑 2，並無特別的限制。可比直徑 1大，亦可與其相等，亦可較小。電容元件101，包含缸體型的MIM構造。該MIM構造，包含上部電極111、電容絶緣膜112以及下部電極113。亦可包含埋入電極114。下部電極113，以覆蓋第2開口部181的底部以及內側面的方式形成。然而，亦可以覆蓋至內側面的一半的方式形成。在此圖式的實施例當中，覆蓋至內側面的一半。電容絶緣膜112，以覆蓋下部電極113以及第2開口部181的上部內面的方式設置。上部電極111，以覆蓋電容絶緣膜112的方式設置。埋入電極114，以覆蓋上部電極111，並且填埋第2開口部181的方式設置。埋入電極114，透過貫通層間絶緣層56的介層146，與第2配線106(共通線)連接。
源極124，透過貫通層間絶緣膜60以及層間絶緣膜51的接觸窗141a，與位元線108連接。位元線108被層間絶緣膜52覆蓋其側面。如圖1所示，基板40的表面區域以及各層所發揮的效果，在電阻變化型記憶體部90與DRAM部190當中大致上相同。
電阻變化型記憶體部90的電阻變化元件1與DRAM部190的電容元件101，宜由相同的材料所構成。具體而言，電阻變化元件1的上部電極11、電阻變化層12以及上部電極13，與電容元件101的上部電極111、電容絶緣膜112以及下部電極113，宜分別為相同的材料。藉由使用相同的材料，可同時的形成，故可實現低成本化。
就上部電極11、111以及下部電極13、113而言，可藉由例如：鈦(Ti)、氮化鈦(TiN)、鋁(Al)、鎳(Ni)、銅(Cu)、銅鋁合金(CuAl)、鉭(Ta)、氮化鉭(TaN)、鋯(Zr)、鉿(Hf)、鉬(Mo)、釕(Ru)以及白金(Pt)等材料來形成。另外，亦可為該等材料的疊層體。
另外，就絶緣膜(電阻變化層12以及電容絶緣膜112)而言，可為至少包含氧化鈦(TiO2)、氧化鐵(FeO)、氧化鎳(NiO)、氧化鋯(ZrO2)、氧化銅(CuO)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鎢(WO)，以及該等元素的氮化物或矽酸鹽的單層膜或是疊層膜。
另外，就接觸窗、介層、埋入電極以及配線等元件而言，可使用例如鎢(W)、鋁(Al)、銅(Cu)。因應需要，可使用如阻隔膜(例如：Ta、TaN)的疊層膜。
另外，電阻變化元件1的上部電極11(的端部)與電容元件101的上部電極111(的端部)宜設置在同一平面上。換言之，第1開口部81的上端與第2開口部181的上端宜設置在同一平面上。藉由設置在同一平面上，可同時形成分 別用來連接上部電極11、111與上層之第2配線6、106的介層46、146。
接著，就關於本發明之第1實施態樣的半導體記憶裝置的動作方法進行說明。形成於電阻變化型記憶體部90的缸體型MIM，以下述方式作為電阻變化元件1而運作。首先，為了進行成型，透過第2配線6對上部電極11施加正電壓，使其低電阻化。此時，宜將電阻變化元件1與負載電阻(與電阻變化元件1連接的電晶體2)連接，以避免在低電阻化之後流過太多電流。在成型當中，可透過電晶體2對下部電極13施加正電壓，來代替對上部電極11施加正電壓。藉由此成型動作，於夾在上部電極11與下部電極13之間的電阻變化層12(絶緣膜)內，形成低電阻的切換路徑(絲狀導電通路)，發揮作為電阻變化元件1的功能。接著，在從低電阻狀態切換為高電阻狀態時，對上部電極11施加正電壓。此時，為了比在成型時電流更加流動，宜使負載電阻(電晶體2)的電阻下降。另一方面，在從高電阻狀態切換至低電阻狀態時，對上部電極11施加正電壓。此時，對上部電極11，施加比切換至高電阻狀態時更高的電壓。另外，與成型時相同，宜將電阻變化元件1與負載電阻連接，以避免在低電阻化之後流過太多電流。又，亦可對下部電極13施加正電壓來代替對上部電極11施加正電壓。
在本實施態樣當中，形成於電阻變化型記憶體部90中的缸體型MIM較DRAM部190的缸體型MIM淺。因此，MIM的面積變得較小，可降低電容。藉此，可降低電阻變化元件1的寄生電容，實現電阻變化型記憶體的高速化。另外，電阻變化型記憶體亦可為僅能寫入一次的ROM。
另一方面，形成於DARM部190的缸體型MIM具有作為DRAM的電容元件101的功能。也就是說，藉由儲存在電容元件101中的電荷，實現2狀態(「1」與「0」)的記錄。
接著，就關於本發明的第1實施態樣的半導體裝置的製造方法進行說明。圖2~圖7，係表示關於本發明之第1實施態樣的半導體裝置的製造方法 的剖面圖。然而，此處，就圖1的構造實施例的製造方法進行說明。
首先，如圖2所示，在電阻變化型記憶體部90與DRAM部190當中，在半導體基板40上，使用一般的MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor；金氧半場效電晶體)步驟，形成元件分離區域40a、電晶體2(閘極22、閘極絶緣膜23、源極24、汲極21以及側壁25)以及電晶體102(閘極122、閘極絶緣膜123、源極124、汲極121以及側壁125)。此處，分別使用p-矽(Si)作為半導體基板40，矽氧化膜(SiOx)作為閘極絶緣膜23、123，多晶矽膜(poly-Si)作為閘極22、122，n+矽(n+Si)作為源極24、124與汲極21、121，氮化矽膜(SiNx)作為側壁25、125。
此時，閘極絶緣膜23，以比閘極絶緣膜123厚的方式形成。例如，在對半導體基板40的整個面進行一次熱氧化之後，僅蝕刻DRAM部190的熱氧化膜，再次對半導體基板40的整個面進行熱氧化。藉此，電阻變化型記憶體部90側的閘極絶緣膜23，藉由2次的熱氧化步驟而變得較厚，DRAM部190側的閘極絶緣膜123因為僅1次的熱氧化步驟而變得較薄。
接著，在電阻變化型記憶體部90與DRAM部190當中，在該等元件的上部依序堆疊層間絶緣膜60、層間絶緣膜51、52、53、54、55以及頂蓋絶緣膜65。此時，使用PR(光阻)步驟與乾式蝕刻步驟，在層間絶緣膜60以及層間絶緣膜51之中，於汲極21以及源極24之上形成接觸窗41、41a，於汲極121以及源極124之上形成接觸窗141、141a。更進一步，在層間絶緣膜52之中，於接觸窗41、41a之上形成第1配線42、42a，於接觸窗141、141a之上形成第1配線142以及位元線108。更進一步，在層間絶緣膜53之中，於第1配線42、42a之上形成介層43、43a，於第1配線142之上形成介層143。更進一步，在層間絶緣膜54之中，於介層43、43a之上形成介層44、44a。更進一步，在層間絶緣膜55之中，於介層44a之上形成介層45a。接觸窗41、第1配線42、介層43、44，可視為將電晶體2以及電阻變化元件1連接的接觸窗。相同的，接觸窗41a、第1配線42a、介層43a~46a，可視為將電晶體2以及共通線8連接 的接觸窗。相同的，接觸窗141、第1配線142、介層143，可視為將電晶體102以及電容元件101連接的接觸窗。
接著，如圖3所示，在電阻變化型記憶體部90之中，使用PR步驟與乾式蝕刻步驟，以貫通頂蓋絶緣膜65以及層間絶緣膜55而到達介層44之上的方式，形成第1開口部81(深度D1、直徑 1)。蝕刻深度(D1)，藉由蝕刻速率來調整。另外，在DRAM部190當中，使用PR步驟與乾式蝕刻步驟，以貫通頂蓋絶緣膜65以及層間絶緣膜55、54而到達介層143之上的方式，形成第2開口部181(深度D2、直徑 2)。蝕刻深度(D2)，藉由蝕刻速率來調整。
接著，如圖4所示，於電阻變化型記憶體部90與DRAM部190之中，以覆蓋頂蓋絶緣膜65的表面與第1開口部81以及第2開口部181的內面(側面以及底面)的方式，形成下部電極膜用的導電膜83。其後，在第1開口部81以及第2開口部181內，藉由塗佈法來填入光阻82、182。此時，光阻82、182，覆蓋第1開口部81以及第2開口部181的至少側面以及底面。然而，亦可為未覆蓋上部側面。在此情況當中，露出第1開口部81以及第2開口部181的上部側面的導電膜83。
接著，如圖5所示，在電阻變化型記憶體部90與DRAM部190之中，蝕刻未被光阻82、182所覆蓋的導電膜83。藉此，在光阻82、182未覆蓋上部側面的情況下，在未達到第1開口部81的開口端的高度的側面以及底面上，形成電阻變化元件1的下部電極13，在未達到第2開口部181的開口端的高度的側面以及底面上，形成電容元件101的下部電極113。另一方面，在光阻82、182覆蓋上部側面的情況下，在達到第1開口部81的開口端的高度的側面以及底面上，形成電阻變化元件1的下部電極13，在達到第2開口部181的開口端的高度的側面以及底面上，形成電容元件101的下部電極113。其後，去除第1開口部81以及第2開口部181內的光阻82、182。接著，以覆蓋頂蓋絶緣層65的表面與下部電極13以及下部電極113的方式，依序堆疊電阻變化層或是電容絶緣膜用的絶緣膜84、上部電極用的導電膜85以及埋入導電膜 用的導電膜86。
接著，如圖6所示，在電阻變化型記憶體部90與DRAM部190之中，使用PR步驟與乾式蝕刻步驟，在除了第1開口部81以及其附近的區域與電容元件101排列的區域以外的區域當中，蝕刻絶緣膜84、導電膜85以及導電膜86。藉此，在下部電極13之上形成電阻變化元件1的電阻變化層12、上部電極11以及埋入電極14，在下部電極113之上形成電容元件101的電容絶緣膜112、上部電極111以及埋入電極114(其中，電容元件101的電容絶緣膜112、上部電極111以及埋入電極114係由在排列了電容元件101之區域的複數的電容元件所共有)。
接著，如圖7所示，在電阻變化型記憶體部90與DRAM部190之中，在該等部位的上部依序堆疊層間絶緣膜56、57。此時，使用PR(光阻)步驟與乾式蝕刻步驟，於層間絶緣膜56之中，於埋入電極14以及介層45a之上形成介層46、46a，於埋入電極114之上形成介層146。更進一步，在層間絶緣膜57之中，於介層46、46a之上形成第2配線6以及共通線6，於介層146之上形成第2配線106。
根據以上所述，可製造關於本發明之第1實施態樣的半導體裝置。
像這樣，在本實施態樣當中，除了使電阻變化元件1的第1開口部81的深度與電容元件101的第2開口部181的深度相異之外，可使用同一製程來實現電容元件101的形成與電阻變化元件1的形成。藉此，可抑制阻礙DRAM與ReRAM的性能提升的主要原因，並且簡化將該等元件混合搭載在同一半導體基板上時的製造步驟，並降低製造成本。另外，電阻變化元件1的第1開口部81，較電容元件101的第2開口部181淺。也就是說，電阻變化元件1的缸體型MIM，與電容元件101的缸體型MIM相比，其MIM的面積較小。藉此，可降低電阻變化元件1的電容，並實現電阻變化型記憶體的高速化。
另外，為了將電阻變化記憶體部90的面積變得更小，考量到例如，在相鄰連接的記憶單元間，共有共通線8的方法。圖8係表示，電阻變化記憶體部90的電路構造的一例的電路圖。電阻變化記憶體部90，包含延伸於x方向上的複數的位元線BL、延伸於y方向上的複數的字元線WL以及各別設置於複數的位元線BL與複數的字元線WL的交叉處的複數的記憶單元MC。複數的記憶單元MC以行列狀配置排列。記憶單元MC，包含電晶體2與電阻變化元件1。在電晶體2中，使源極/汲極的一方與共通線PL連接，另一方與電阻變化元件1的一端連接。電阻變化元件1另一端與位元線BL連接。此時，因為在相隣連接的記憶單元MC之間共用共通線8以及電晶體2的源極24，故共通線PL的配線以及配置電晶體2的源極24所需要的區域，可省略為2列的記憶單元MC只需要1列空間的態樣。
圖9係表示圖8的電路構造的具體配置的剖面圖。如此圖所示，共通線8以及連接共通線8與電晶體2的接觸窗41a、第1配線42a、介層43a、44a、45a、46a以及電晶體2的源極24由相鄰連接的二個的記憶單元MC所共同使用。藉此，共通線8以及接觸窗41a、第1配線42a、介層43a~46a所需要的區域，以及電晶體2的源極24的配置所需要的區域，可省略為2列的記憶單元MC只需要1列空間的態樣。又，其他構造，除了追加在上部的層間絶緣膜58，以及與第2配線6連接的位元線7(BL)之外，與圖1相同。
藉由採用如以上的配置，便可使電阻變化記憶體部90的面積變得更小。
(第2實施態樣)就關於本發明的第1實施態樣的半導體記憶裝置，參照所添附的圖式進行說明。在第1實施態樣中，第1開口部81以及第2開口部181(缸體)的深度，以開口部形成時的蝕刻速率來調整。然而，在本實施態樣當中，該缸體深度，使用頂蓋絶緣膜來控制。以下進行詳細的說明。
就關於本發明的第2實施態樣的半導體記憶裝置，參照添附的圖式進行說明。圖10係表示關於本發明之第2實施態樣的半導體記憶裝置的構造實施 例的剖面圖。此半導體記憶裝置，基本上與第1實施態樣相同。但是，就電阻變化元件1以及電容元件101形成於金屬配線層此點，與第1實施態樣有所不同。此情況下，為了形成金屬配線，在層間絶緣膜之間形成頂蓋絶緣膜。因此，該等頂蓋絶緣膜，可在電阻變化元件1以及電容元件101的開口部形成時，具有作為蝕刻阻止層的功能。以下，主要就與第1實施態樣相異的部份進行說明。其中，在此圖式當中，亦在電阻變化型記憶體部90中表示1個電阻變化型的記憶單元的構造，並在DRAM部190中表示1個DRAM的記憶單元的構造。
首先，就電阻變化型記憶體部90進行說明。層間絶緣層，依序由層間絶緣膜60、層間絶緣膜51、52、53、頂蓋絶緣膜63a、層間絶緣膜54a、頂蓋絶緣膜64a、層間絶緣膜55a、頂蓋絶緣膜65a、層間絶緣膜56a、頂蓋絶緣膜66a、層間絶緣膜57a以及頂蓋絶緣膜67a所堆疊而成。汲極21，透過貫通層間絶緣膜60以及層間絶緣膜51~53的接觸窗41、第1配線42、介層43、配線71、介層72以及配線73與電阻變化元件1連接。電阻變化元件1被設置於從頂蓋絶緣膜66a的表面面向層間絶緣層56a與頂蓋絶緣膜65a、第1深度D1之直徑 1的第1開口部81當中。於第1開口部81的底部，存在配線73。埋入電極14，透過貫通層間絶緣層57a的介層46，與第2配線6(例如：位元線)連接。源極24，透過貫通層間絶緣膜60以及層間絶緣膜51~53、頂蓋絶緣膜63a、層間絶緣膜54a、頂蓋絶緣膜64a、層間絶緣膜55a、頂蓋絶緣膜65a、層間絶緣膜56a、頂蓋絶緣膜66a、層間絶緣膜57a的接觸窗41a、第1配線42a、介層43a、配線71a、介層72a、配線73a、介層74a、配線75a以及介層46a與共通線8(例如：接地線)連接。接觸窗41、第1配線42、介層43、配線71、介層72以及配線73，可視為將電晶體2以及電阻變化元件1連接的接觸窗。相同的，接觸窗41a、第1配線42a、介層43a、配線71a、介層72a、配線73a、介層74a、配線75a以及介層46a，可視為將電晶體2以及共通線8連接的接觸窗。
接著，就DRAM部190進行說明。層間絶緣膜60，依序由層間絶緣膜51、52、53、頂蓋絶緣膜63a、層間絶緣膜54a、頂蓋絶緣膜64a、層間絶緣膜55a、 頂蓋絶緣膜65a、層間絶緣膜56a、頂蓋絶緣膜66a、層間絶緣膜57a、頂蓋絶緣膜67a所堆疊而成。汲極121，透過貫通層間絶緣膜60以及層間絶緣膜51~53的接觸窗141、第1配線142以及介層143與電容元件101連接。電容元件101被設置於從頂蓋絶緣膜66a的表面面向層間絶緣層56a、頂蓋絶緣膜65a、層間絶緣層55a、頂蓋絶緣膜64a、層間絶緣層54a以及頂蓋絶緣膜63a之第2深度D2、直徑 2的第2開口部181當中。其中，第2深度D2，比第1深度D1更深。埋入電極114，透過貫通層間絶緣層57a的介層146，與第2配線106(接地線)連接。
就其他的構造而言，與第1實施態樣相同。
接著，本發明的第2實施態樣的半導體裝置的製造方法，基本上與第1實施態樣相同。其中，就電阻變化型記憶體部90而言，在形成第1開口部81(缸體)時，在蝕刻頂蓋絶緣膜66a之後，將頂蓋絶緣膜65a作為蝕刻阻止層，進行層間絶緣層56a的蝕刻。其後，蝕刻頂蓋絶緣膜65a，使配線73露出。另一方面，就DRAM部190而言，在形成第2開口部181(缸體)時，於蝕刻頂蓋絶緣膜66a之後，將頂蓋絶緣膜65a作為蝕刻阻止層進行層間絶緣層56a的蝕刻，在頂蓋絶緣膜65a的蝕刻之後，將頂蓋絶緣膜64a作為蝕刻阻止層進行層間絶緣層55a的蝕刻，在頂蓋絶緣膜64a的蝕刻之後，將頂蓋絶緣膜63a作為蝕刻阻止層進行層間絶緣層54a的蝕刻。其後，蝕刻頂蓋絶緣膜63a，使介層43露出。
在本實施態樣當中，亦可得到與第1實施態樣相同的效果。另外，在上述的製造方法當中，第1開口部81以及第2開口部181(缸體)的深度，使用頂蓋絶緣膜來控制。因此，與使用蝕刻速率來調整深度的方法比較，控制較為容易，可更降低製造的不一致性。
(第3實施態樣)就關於本發明的第3實施態樣的半導體記憶裝置，參照添附的圖式進行說明。在第1實施態樣當中，電阻變化元件1與電晶體2之間 的接觸窗與介層，在形成電阻變化元件1之前就已經準備。然而，在本實施態樣當中，電阻變化元件1a與電晶體2之間的接觸窗與介層並未完全的形成，其係藉由埋入新形成的接觸窗孔之中的下部電極所連接的構造。以下進行詳細的說明。
就關於本發明之第3實施態樣的半導體記憶裝置而言，參照添附的圖式進行說明。圖11，係表示關於本發明之第3實施態樣的半導體記憶裝置的構造實施例的剖面圖。此半導體記憶裝置，基本上與第1實施態樣相同。但是，電阻變化元件1a與電晶體2的連接，在藉由埋入新形成的接觸窗孔的下部電極來連接的部份，與第1實施態樣相異。以下，主要就與第1實施態樣的相異點進行說明。其中，在此圖式中，亦在電阻變化型記憶體部90之中顯示1個電阻變化型的記憶單元構造，並在DRAM部190之中顯示1個DRAM的記憶單元的構造。
就電阻變化型記憶體部90進行說明。電晶體2的汲極21，透過貫通層間絶緣膜60以及層間絶緣膜51~54的接觸窗41、第1配線42、下部電極接觸窗13a與電阻變化元件1a連接。其中，下部電極接觸窗13a，為在第1配線42與電阻變化元件1a之間連接的接觸窗，其設置於設置在第1配線42與電阻變化元件1a之間的下部電極接觸窗孔81a之中。下部電極接觸窗13a，貫通層間絶緣膜53、54以及層間絶緣膜55的一部分。接觸窗41、第1配線42以及下部電極接觸窗13a，可視為連接電阻變化元件1與電晶體2的接觸窗。
電阻變化元件1a被設置於從頂蓋絶緣膜65的表面面向層間絶緣層55、第1深度D1a之直徑 1的第1開口部81b。第1開口部81b的底部的位置，不需要為層間絶緣膜的界面，可設置於所期望的位置。這是因為在第1開口部81b的下方的層間絶緣層並未形成介層的關係。此時，與電晶體2的接觸窗會成為問題。然而，在本實施態樣當中，在使第1開口部81b開口之前，已設置與下方的第1配線42連接的下部電極接觸窗孔81a。藉此，可在形成下部電極用的導電膜時，填埋該下部電極接觸窗孔81a，並且形成下部電極13。藉 此，第1配線42與下部電極13可藉由下部電極接觸窗13a來連接。
就該其他的構造而言，與第1實施態樣相同。
接著，就關於本發明的第3實施態樣的半導體裝置的製造方法進行說明。圖12~圖14，係表示關於本發明的第3實施態樣的半導體裝置的製造方法一部分的剖面圖。其中，在此係就圖11的構造實施例的製造方法進行說明。
首先，如圖12所示，在電阻變化型記憶體部90與DRAM部190之中，於半導體基板40之上，使用一般的MOSFET步驟，形成元件分離區域40a、電晶體2(閘極22、閘極絶緣膜23、源極24、汲極21以及側壁25)，以及電晶體102(閘極122、閘極絶緣膜123、源極124、汲極121以及側壁125)。此處，分別使用p-矽(Si)作為半導體基板40，矽氧化膜(SiOx)作為閘極絶緣膜23、123，多晶矽膜(poly-Si)作為閘極22、122，n+矽(n+Si)作為源極24、124以及汲極21、121，氮化矽膜(SiNx)作為側壁25、125。此時，閘極絶緣膜23，以比閘極絶緣膜123更厚的方式形成。變厚的方法，與第1實施態樣相同。
接著，在電阻變化型記憶體部90與DRAM部190之中，於該等元件的上部依序堆疊層間絶緣膜60、層間絶緣膜51、52、53、54、55以及頂蓋絶緣膜65。此時，使用PR(光阻)步驟以及乾式蝕刻步驟，在層間絶緣膜60以及層間絶緣膜51之中，於汲極21以及源極24之上形成接觸窗41、41a，於汲極121以及源極124之上，形成接觸窗141、141a。更進一步，在層間絶緣膜52之中，於接觸窗41、41a之上形成第1配線42、42a，於接觸窗141、141a之上形成第1配線142以及位元線108。更進一步，在層間絶緣膜53之中，於第1配線42a之上形成介層43a，第1配線142之上形成介層143。更進一步，在層間絶緣膜54之中，於介層43a之上形成介層44a。更進一步，在層間絶緣膜55之中，於介層44a之上形成介層45a。
接著，如圖13所示，於電阻變化型記憶體部90之中，使用PR步驟與乾式蝕刻步驟，以貫通頂蓋絶緣膜65以及層間絶緣膜55~53到達第1配線42之上的方式，形成下部電極接觸窗孔81a。下部電極接觸窗孔81a，係使電阻變化元件1透過第1配線42以及接觸窗41連接至汲極21的下部電極接觸窗13a的孔。因為係用於接觸窗，故直徑比電阻變化元件1a用的第1開口部81b更小。
接著，如圖14所示，在電阻變化型記憶體部90當中，使用PR步驟與乾式蝕刻步驟，形成第1開口部81b(深度D1a、直徑 1)。第1開口部81b，與下部電極接觸窗孔81a在中心軸大致重疊的位置上形成。另外，第1開口部81b，貫通頂蓋絶緣膜65以及層間絶緣膜55，形成所期望的深度。蝕刻深度(D1a)，若達到第1配線42，就不僅限於在下方的介層的位置。蝕刻深度(D1a)，藉由蝕刻速率來調整。另外，在DRAM部190當中，使用PR步驟與乾式蝕刻步驟，以貫通頂蓋絶緣膜65以及層間絶緣膜55、54到達介層143之上的方式，形成第2開口部181(深度D2、直徑 2)。蝕刻深度(D2)，藉由蝕刻速率來調整。
就其之後的步驟而言，與在第1實施態樣當中的圖4~圖7的情況相同。其中，在圖4當中，就下部電極膜用的導電膜83而言，不只覆蓋頂蓋絶緣膜65的表面與第1開口部81以及第2開口部181的內面(側面以及底面)，而是以填埋下部電極接觸窗孔81a，成為下部電極接觸窗13a的方式形成。
根據以上所述，可製造關於本發明之第3實施態樣的半導體裝置。
在本實施態樣當中，亦可得到與第1實施態樣相同的效果。另外，在上述的製造方法當中，在下部電極13的形成的同時，形成在電阻變化元件1a與下方的第1配線42之間的接觸窗。因此，電阻變化元件1a的缸體深度(D1)，可不依照層間絶緣膜的厚度而設定成任意的深度。也就是說，可提高電阻變化元件1a的設計的自由度。
本發明之上述的各實施態樣，亦可適用於混合搭載了記憶體與資訊處理電路的半導體裝置。圖15係表示關於本發明之各實施態樣之混合搭載了半導體記憶裝置(電阻變化型記憶體部90以及DRAM部190)與資訊處理電路的半導體裝置的構造的概略圖。該半導體裝置300，包含關於本發明之各實施態樣的半導體記憶裝置(包含電阻變化型記憶體部90以及DRAM部190)，以及使用該半導體記憶裝置來進行資訊處理的資訊處理電路200。資訊處理電路200，以包含CPU(Central Processing Unit；中央處理器)的邏輯電路(邏輯LSI)為例。於此情況中，亦可得到與上述各實施態樣相同的效果。
本發明並不僅限於上述各實施態樣，顯然的，在本發明的技術思想的範圍內，各實施態樣可進行適當的變形或是變更。另外，各實施態樣的技術，只要不發生技術上的矛盾，對於其他的實施態樣，亦可適用。
1‧‧‧電阻變化元件
2‧‧‧電晶體
6‧‧‧第2配線(位元線)
8‧‧‧共通線(接地線)
11‧‧‧上部電極
12‧‧‧電阻變化層
13‧‧‧下部電極
14‧‧‧埋入電極
21‧‧‧汲極
22‧‧‧閘極(字元線)
23‧‧‧閘極絶緣膜
24‧‧‧源極
25‧‧‧側壁
40‧‧‧基板
40a‧‧‧元件分離區域
41、41a‧‧‧接觸窗
42、42a‧‧‧第1配線
43、44、46、43a、44a、45a、46a‧‧‧介層
51、52、53、54、55、56、57、60‧‧‧層間絶緣膜
65‧‧‧頂蓋絶緣膜
81‧‧‧第1開口部
90‧‧‧電阻變化型記憶體部
101‧‧‧電容元件
102‧‧‧電晶體
106‧‧‧第2配線(接地線)
108‧‧‧位元線
111‧‧‧上部電極
112‧‧‧電容絶緣膜
113‧‧‧下部電極
114‧‧‧埋入電極
121‧‧‧汲極
122‧‧‧閘極(字元線)
123‧‧‧閘極絶緣膜
124‧‧‧源極
125‧‧‧側壁
141、141a‧‧‧接觸窗
142‧‧‧第1配線
143、146‧‧‧介層
181‧‧‧第2開口部
190‧‧‧DRAM部
1、 2‧‧‧直徑
D1‧‧‧第1深度
D2‧‧‧第2深度

Claims (12)

  1. 一種半導體記憶裝置，包含：電阻變化型記憶體的電阻變化元件，其具有第1深度的缸體型的MIM(Metal-Insulator-Metal)構造；以及DRAM(Dynamic Random Access Memory)的電容元件，其具有比該第1深度更深的第2深度的缸體型的MIM構造，其中，該電阻變化元件包含：第1下部電極；電阻變化層，其設置於該第1下部電極之上；以及第1上部電極，其設置於該電阻變化層之上；該電容元件包含：第2下部電極；電容絶緣膜，其設置於該第2下部電極之上；以及第2上部電極，其設置於該電容絶緣膜之上；該第1上部電極的端部與該第2上部電極的端部設置於同一平面上。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，該第1下部電極與該第2下部電極為相同的材料，該電阻變化層與該電容絶緣膜為相同的材料，該第1上部電極與該第2上部電極為相同的材料。
  3. 如申請專利範圍第1或2項之半導體記憶裝置，其中，該第1下部電極以及與該第1下部電極連接的接觸窗為相同的材料。
  4. 如申請專利範圍第1或2項之半導體記憶裝置，其中更包含：第1電晶體，其與該電阻變化元件連接；以及第2電晶體，其與該電容元件連接；該第1電晶體的耐受電壓，比該第2電晶體的耐受電壓更高。
  5. 如申請專利範圍第1或2項之半導體記憶裝置，其中，該電阻變化型記憶體被當作ROM(Read Only Memory)來使用。
  6. 如申請專利範圍第1或2項之半導體記憶裝置，其中，在該電阻變化元件中進行於絕緣膜內形成低電阻傳導路徑的成型動作。
  7. 一種半導體裝置，包含： 申請專利範圍第1至6項中任一項之半導體記憶裝置；以及資訊處理電路，其使用該半導體記憶裝置進行資訊處理。
  8. 一種半導體記憶裝置的製造方法，包含：於基板上的層間絶緣層設置第1深度的第1開口部的步驟；於該層間絶緣層設置較該第1深度更深的第2深度的第2開口部的步驟；於該第1開口部的底部以及側面形成電阻變化型記憶體的電阻變化元件的第1下部電極、於該第2開口部的底部以及側面形成DRAM(Dynamic Random Access Memory)的電容元件的第2下部電極的步驟；以覆蓋該層間絶緣層的表面與該第1下部電極以及該第2下部電極的方式，依序堆疊絶緣膜以及第2導電膜的步驟；以及在除了該第1開口部以及該第2開口部內以及其附近以外的地方，蝕刻該層間絶緣層上的該絶緣膜以及該第2導電膜，以分別在該第1下部電極之上形成該電阻變化元件的電阻變化層以及第1上部電極、在該第2下部電極之上形成電容元件的電容絶緣膜以及第2上部電極的步驟。
  9. 如申請專利範圍第8項之半導體記憶裝置的製造方法，其中，形成該第1下部電極以及該第2下部電極的步驟更包含：以覆蓋該層間絶緣層的表面與該第1開口部以及該第2開口部的內面的方式，形成第1導電膜的步驟；於該第1開口部以及該第2開口部的內部填入光阻的步驟；蝕刻未被該光阻所覆蓋的該第1導電膜，以在該第1開口部形成該第1下部電極、在該第2開口部形成該第2下部電極的步驟；以及去除該光阻的步驟。
  10. 如申請專利範圍第8或9項之半導體記憶裝置的製造方法，其中，該第1上部電極的端部與該第2上部電極的端部設置於同一平面上。
  11. 如申請專利範圍第8或9項之半導體記憶裝置的製造方法，其中，該第1開口部的上端與該第2開口部的上端設置於同一平面上。
  12. 如申請專利範圍第8或9項之半導體記憶裝置的製造方法，其中更包含：在設置該第1開口部的步驟之前，於形成該第1開口部的位置，形成較該第1開口部更細且更深、到達下方的接觸窗的第3開口部的步驟；在形成該第1下部電極以及該第2下部電極的步驟中，更包含在形成 該第1下部電極之前，以導電膜填埋該第3開口部的步驟。
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