TWI644421B - 半導體記憶裝置 - Google Patents
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Abstract
實施形態之半導體記憶裝置具備於相互交叉之第1及第2方向上擴展之半導體基板、於與上述第1方向及第2方向交叉之第3方向上排列且沿上述第1方向延伸之複數個第1配線、於上述第1方向上排列且沿上述第3方向延伸之第2配線、及配置於上述複數個第1配線及上述複數個第2配線之交叉部之複數個記憶胞，且，1個上述記憶胞具有於1個上述第1配線及1個上述第2配線間沿上述第2方向積層之第1膜、及介電常數與上述第1膜不同之第2膜，上述第3方向上相鄰之2個上述記憶胞之上述第2膜於該2個記憶胞間被分離。
Description
本發明之實施形態涉及一種半導體記憶裝置。
作為將因低成本且大容量而為人所知之快閃記憶體取代之半導體記憶裝置之一，存在有記憶胞中使用可變電阻膜之可變電阻型記憶體(ReRAM：Resistance RAM(Random-Access Memory(隨機存取記憶體)))。ReRAM因可構成交叉點型之記憶胞陣列，故可實現與快閃記憶體同樣之大容量化。又，為實現更大容量化，亦開發了使作為選擇配線之位元線排列於相對半導體基板垂直方向上之所謂VBL(Vertical Bit Line(垂直位元線))結構之ReRAM。
實施形態係提供一種可一面確保記憶胞之非線形性，一邊將Z方向上排列而成之記憶胞間之漏電流減少之半導體記憶裝置。 實施形態之半導體記憶裝置具備：於相互交叉之第1及第2方向上擴展之半導體基板、於與上述第1方向及第2方向交叉之第3方向上排列且沿上述第1方向延伸之複數個第1配線、於上述第1方向上排列且沿上述第3方向延伸之第2配線、及配置於上述複數個第1配線及上述複數個第2配線之交叉部之複數個記憶胞，且，1個上述記憶胞具有於1個上述第1配線及1個上述第2配線間沿上述第2方向積層之第1膜、及介電常數與上述第1膜不同之第2膜，上述第3方向上相鄰之2個上述記憶胞之上述第2膜於該2個記憶胞間被分離。
以下，一邊參照圖式，一邊對實施形態之半導體記憶裝置進行說明。 [第1實施形態] 首先，對第1實施形態之半導體記憶裝置之整體構成進行說明。 圖1係表示本實施形態之半導體記憶裝置之功能區塊之圖。 本實施形態之半導體記憶裝置如圖1所示，具有記憶胞陣列1、列解碼器2、行解碼器3、上位區塊4、電源5、及控制電路6。 記憶胞陣列1具有複數個字元線WL及複數個位元線BL、以及由該等字元線WL及位元線BL選擇之複數個記憶胞MC。列解碼器2係於存取動作時選擇字元線WL。行解碼器3係於存取動作時選擇位元線BL，且包括控制存取動作之驅動器。上位區塊4係選擇記憶胞陣列1中成為存取對象之記憶胞MC。上位區塊4係對於列解碼器2、行解碼器3，賦予列位址、行位址。電源5係於資料之寫入/讀出時，產生與各個動作對應之特定之電壓組合，且供給至列解碼器2及行解碼器3。控制電路6係按照來自外部之命令，進行對上位區塊4發送位址等控制，又，進行電源5之控制。 其次，對記憶胞陣列1之概要進行說明。以下，亦存在為區別於其他實施形態而將本實施形態之記憶胞陣列1標註符號100進行說明之情況。 圖2係本實施形態之半導體記憶裝置之記憶胞陣列之電路圖。 記憶胞陣列1係如圖2所示，具有於X方向上延伸之複數個字元線WL、於Z方向上延伸之複數個位元線BL、以及配置於複數個字元線WL及複數個位元線BL之交叉部之複數個記憶胞MC。又，記憶胞陣列1具有複數個全域位元線GBL。複數個位元線BL中之排列於Y方向上之位元線BL經由選擇電晶體STR共通地連接於1個全域位元線GBL。各選擇電晶體STR係由選擇閘極線SG予以控制。 繼而，對記憶胞陣列100之結構進行說明。 圖3及圖4係本實施形態之半導體記憶裝置之記憶胞陣列之立體圖。圖3係省略配線間之層間絕緣膜等之結構，圖4係較選擇電晶體STR更上方之結構。又，圖5係將以圖4之點劃線表示之範圍a101放大者，且係該半導體記憶裝置之記憶胞陣列之記憶胞周邊之Y-Z方向之剖視圖。 記憶胞陣列100係如圖3所示，具有位元線BL相對於半導體基板SS之主平面垂直地延伸之所謂VBL(Vertical Bit Line，垂直位元線)結構。即，複數個字元線WL係於Y方向及Z方向上矩陣狀地排列，且各自沿X方向延伸。複數個位元線BL係於X方向及Y方向上矩陣狀地排列，且沿Z方向延伸。又，各記憶胞MC係配置於該等複數個字元線WL及複數個位元線BL之各交叉部。即，複數個記憶胞MC係於X方向、Y方向、及Z方向上3維矩陣狀地排列。此處，字元線WL係由例如氮化鈦(TiN)或鎢(W)形成。位元線BL係由例如多晶矽(Poly-Si)形成。 於半導體基板SS與複數個位元線BL之間，配置有於X方向上排列且沿Y方向延伸之複數個全域位元線GBL。又，於複數個位元線BL之下端，分別配置選擇電晶體STR。該等選擇電晶體STR係由排列於Y方向上且沿X方向延伸之複數個選擇閘極線SG進行控制。於圖3之情形時，X方向上排列而成之複數個選擇電晶體STR係由1個選擇閘極線SG控制，另一方面，Y方向上排列而成之選擇電晶體STR係單獨地被控制。 記憶胞MC係如圖3～5所示具有可變電阻膜VR、及用以使記憶胞MC具備非線形性之非線形性膜NLF。此處，可變電阻膜VR係由電阻值電性地變化之材料所形成，例如由氧化鉿(HfO2
)、氧化鋯(ZrO2
)、氧化鎢(WO3
)、氧化鉭(Ta2
O5
)、氧化鋁(Al2
O3
)等氧化金屬形成。另一方面，非線形性膜NLF可由例如氧化鈦(TiO2
)、氧化鉭(Ta2
O5
)、非晶矽(a-Si)、氮化矽(SiN)、氧化鈮(NbO2
)、金屬間化合物GeSbTe等形成，亦可由利用氮化鈦(TiN)夾著該等之金屬-絕緣體-金屬(以下，稱為「MIM結構」)之積層結構形成。 可變電阻膜VR係以將位元線BL之朝向X方向及Y方向之4個側面覆蓋之方式配置。再者，可變電阻膜VR可僅於位元線BL之朝向Y方向之兩側面分離地配置，亦可於字元線WL及位元線BL之每一交叉部分離地配置。另一方面，非線形性膜NLF係於每一字元線WL，對於各字元線WL之朝向Y方向之兩側面，以沿著各字元線WL之方式配置。換言之，非線形性膜NLF具備於Z方向上相鄰之2個記憶胞MC間分離而成之結構。 繼而，對記憶胞陣列1之動作簡單地進行說明。 可變電阻膜VR係基於施加電壓而於高電阻狀態及低電阻狀態間進行遷移。記憶胞MC係藉由該可變電阻膜VR之電阻狀態而非揮發性地記憶資料。可變電阻膜VR中，通常存在自高電阻狀態(重設狀態)遷移至低電阻狀態(設置狀態)之設置動作、及自低電阻狀態(設置狀態)遷移至高電阻狀態(重設狀態)之重設動作。又，可變電阻膜VR中，存在剛製造後所必需之成型動作。該成型動作係如圖5所示於可變電阻膜VR內局部地形成電流容易流動之區域(長絲繞程)之動作。成型動作係對可變電阻膜VR之兩端施加相較於設置動作及重設動作時使用之施加電壓更高之電壓而執行。 繼而，使用比較例，對具有上述結構之記憶胞陣列100之效果進行說明。此處，使用具備一體地形成有Z方向上排列而成之記憶胞MC之非線形性膜NLF之結構之記憶胞陣列作為比較例。 於記憶胞MC中設置有非線形性膜NLF之情形時，可使之具備記憶胞MC之開關特性。該非線形性膜NLF係於大多數情況下於成型動作時為防止絕緣崩潰而使用介電常數高於可變電阻膜VR之膜。然而，如此之高介電常數膜因帶隙較窄而容易產生電流洩漏。 於此方面，於以比較例之方式將非線形性膜NLF於Z方向上排列而成之記憶胞MC間一體地形成之情形時，該等記憶胞MC間之漏電流經由該非線形性膜NLF增大之情況成為問題。相對於此，於本實施形態之情形時，如上所述，因非線形性膜NLF於Z方向上排列而成之記憶胞MC間被分離，因而，可避免經由非線形性膜NLF之該等記憶胞MC間之電流洩漏。 再者，圖5之情形係以與可變電阻膜VR相同程度之膜厚表示非線形性膜NLF，但本實施形態不僅限於此。例如，於需要更可靠地避免成型動作時之絕緣崩潰之情形時，亦可如圖6所示地使非線形性膜NLF變得厚於可變電阻膜VR。又，於非線形性膜NLF之介電常數高於可變電阻膜VR，且成型動作時對非線形性膜NLF僅施加不產生絕緣崩潰程度之電場之情形時，亦可如圖7所示，使非線形性膜NLF變得薄於可變電阻膜VR。 繼而，對記憶胞陣列100之製造步驟進行說明。 圖8～圖22係說明本實施形態之半導體記憶裝置之記憶胞陣列之製造步驟之立體圖。 首先，於未圖示之半導體基板上，交替地積層複數個層間絕緣膜101及導電膜102。繼而，如圖8所示，於最上層之導電膜102上積層層間絕緣膜103。此處，層間絕緣膜101及103係例如由氧化矽(SiO2
)所形成。導電膜102係例如由氮化鈦(TiN)或鎢(W)所形成，且作為字元線WL發揮功能。 繼而，於層間絕緣膜103上，將具有X方向上延伸之複數個字元線WL之圖案之抗蝕膜141成膜。 繼而，如圖10所示，藉由使用抗蝕膜141之各向異性蝕刻，而形成自層間絕緣膜103之上表面至最下層之層間絕緣膜101之底面之槽121。 繼而，如圖11所示，藉由經由槽121之各向同性蝕刻，而使槽121上露出之導電膜102之端部(部位a102)凹陷相當於非線形性膜NLF之膜厚。 繼而，如圖12所示，對於槽121之側面將高介電絕緣膜104成膜，且將高介電絕緣膜104嵌入至部位a102中。此處，高介電絕緣膜104係例如由氧化鈦(TiO2
)所形成，且作為非線形性膜NLF發揮功能。 繼而，如圖13所示，藉由經由槽121之各向異性蝕刻，而除了嵌入至部位a102中之部分以外將高介電絕緣膜104去除。藉此，高介電絕緣膜104於層間絕緣膜102之位置處被分離。 繼而，如圖14所示，對於槽121嵌入導電膜105。此處，導電膜105係例如由多晶矽(Poly-Si)形成。 繼而，如圖15所示，於層間絕緣膜103及導電膜105上，將用以保留複數個位元線BL且具有於X方向上排列之線寬/間距之圖案之抗蝕膜142成膜。 繼而，如圖16所示，藉由使用抗蝕膜142之各向異性蝕刻，一邊保留層間絕緣膜101、導電膜102、層間絕緣膜103、及高介電絕緣膜104，一邊對於圖16中未圖示之導電膜105形成自其上表面至底面之槽122。 繼而，如圖17所示，將抗蝕膜142去除。 繼而，對槽122嵌入絕緣膜106。繼而，如圖18所示，利用CMP(Chemical Mechanical Polishing，化學機械研磨)將絕緣膜106之上表面平滑化，使導電膜105露出。此處，絕緣膜106係例如由氧化矽(SiO2
)形成。 繼而，如圖19所示，藉由濕式蝕刻而將導電膜105去除，形成自層間絕緣膜103之上表面之位置至最下層之層間絕緣膜101之底面之位置為止之槽123。 繼而，如圖20所示，將覆蓋層間絕緣膜103之上表面、絕緣膜106之上表面、及槽123之側面之可變電阻膜107成膜。此處，可變電阻膜107係由例如氧化鉿(HfO2
)等氧化金屬形成，且作為可變電阻膜VR發揮功能。 繼而，如圖21所示，將覆蓋可變電阻膜107之表面之導電膜108成膜。此處，導電膜108係由例如高濃度地含有雜質之多晶矽(Poly-Si)或金屬形成，且作為位元線BL之一部分發揮功能。 繼而，如圖22所示，將導電膜108及可變電阻膜107之上部進行回蝕，直至層間絕緣膜103及絕緣膜106之上表面露出為止。 最後，對於側面殘存有可變電阻膜107及導電膜108之槽123，進而嵌入導電膜。該導電膜係由與導電膜108同樣之材料所形成，且與導電膜108一同地作為位元線BL發揮功能。 利用至此為止之製造步驟，形成圖4所示之記憶胞陣列100。 根據上述製造步驟，可不僅將非線形性膜NFL於每一字元線WL中分離，而且可藉由圖20所示之導電膜108之成膜而將對可變電阻膜107(VR)加工時之損傷抑制為較小。即，根據該製造步驟，可抑制記憶胞MC之特性劣化。 再者，於上述製造步驟之情形時，利用對部位a102嵌入高介電絕緣膜104而形成非線形性膜NLF，但非線形性膜NLF亦可藉由使導電膜103之端部氧化而形成。 例如，於形成槽121之後，使槽121之側面中露出之導電膜102之端部氧化。藉此，於藉由氮化鈦(TiN)而形成導電膜102之情形時，導電膜102中所含之鈦(Ti)被氧化，從而形成由氧化鈦(TiO2
)形成之高介電絕緣膜104。再者，考慮到導電膜102之端部因該氧化而略微地膨脹之情況，亦可如圖23所示，於氧化前使導電膜102之端部略微地凹陷。 以上，根據本實施形態，可提供一種一邊確保記憶胞之非線形性，一邊使Z方向上排列而成之記憶胞間之漏電流減少之半導體記憶裝置。 [第2實施形態] 如上所述，根據第1實施形態，可抑制Z方向上排列而成之記憶胞MC間之電流洩漏。但，根據第1實施形態，以下方面令人擔憂。 圖24係第1實施形態之半導體記憶裝置之記憶胞陣列之X-Y方向之剖視圖，圖25係該半導體記憶裝置之記憶胞陣列之等效電路圖。 如圖25所示，於對選擇記憶胞MCs執行存取動作之情形時，對選擇字元線WL施加0 V，對選擇位元線BLs施加特定之電壓V，對非選擇位元線BLu施加電壓V/2。於該情形時，如圖24所示，若如第1實施形態般將X方向上排列而成之記憶胞MC之非線形性膜NLF一體地形成，則漏電流Ileak經由非線形性膜NLF而自選擇位元線BLs流向選擇字元線BLu。尤其於非線形性膜NLF設為MIM結構之情形時，經由中間電極之漏電流變得難以控制。又，因字元線WL凹陷，故亦導致字元線WL之電阻成分增加。 因此，於本實施形態中，將記憶胞陣列1設為如下之結構。以下，亦存在為區別於其他實施形態，而將本實施形態之記憶胞陣列1標註符號200進行說明之情形。 圖26係本實施形態之半導體記憶裝置之記憶胞陣列之立體圖，圖27係該半導體記憶裝置之記憶胞陣列之X-Y方向之剖視圖。 於本實施形態之情形時，將非線形性膜NLF於字元線WL及位元線BL之每一交叉部分離地配置。即，非線形性膜NLF不僅於Z方向上相鄰之2個記憶胞MC間分離，而且不同於第1實施形態，亦於X方向上相鄰之2個記憶胞MC間分離。藉此，不僅可抑制Z方向上排列而成之記憶胞MC間之漏電流，而且亦可抑制X方向上排列而成之記憶胞MC間之漏電流。又，因可將用以配置非線形性膜NLF之字元線WL之凹陷量減小，故與第1實施形態相比，可抑制字元線WL之電阻成分增大。 繼而，對本實施形態之記憶胞200之製造步驟進行說明。 圖28～圖35係對本實施形態之半導體記憶裝置之記憶胞陣列之製造步驟進行說明之立體圖。 預先藉由與使用圖8～10所說明之步驟相同之步驟，對於包含層間絕緣膜201(相當於層間絕緣膜101)、導電膜202(相當於導電膜102)、及層間絕緣膜203之積層體形成Z方向設為深度方向且X方向設為延伸方向之複數個槽221(相當於槽121)。 繼而，如圖28所示，對於槽221嵌入導電膜205。此處，導電膜205係例如由多晶矽(Poly-Si)形成。 繼而，如圖29所示，於層間絕緣膜203及導電膜205上，將為保留複數個位元線BL而具有X方向上排列而成之線寬/間距之圖案之抗蝕膜242成膜。 繼而，如圖30所示，藉由使用抗蝕膜242之各向異性蝕刻，而一邊保留層間絕緣膜201、導電膜202、及層間絕緣膜203，一邊對於圖30中未圖示之導電膜205形成自其上表面至底面之槽222。 繼而，如圖31所示，將抗蝕膜242去除。 繼而，對於槽222嵌入絕緣膜206。繼而，如圖32所示，藉由CMP而將絕緣膜206之上表面平滑化，使導電膜205露出。此處，絕緣膜206係例如由氧化矽(SiO2
)形成。 繼而，如圖33所示，藉由濕式蝕刻，而將導電膜205去除，形成自層間絕緣膜203之上表面之位置處至最下層之層間絕緣膜201之底面之位置處之槽223。 繼而，如圖34所示，藉由經由槽223之各向同性蝕刻，而使槽223中露出之導電膜202之端部(部位a202)凹陷相當於非線形性膜NLF之膜厚。 繼而，如圖35所示，對於部位a202嵌入高介電絕緣膜204。此處，高介電絕緣膜204係例如由氧化鈦(TiO2
)形成，且作為非線形性膜NLF發揮功能。 此後，藉由執行與使用圖20～22所說明之步驟同樣之步驟，而形成圖26所示之記憶胞陣列200。 以上，根據本實施形態，可提供一種不僅獲得與第1實施形態相同之效果，而且一邊抑制字元線之電阻成分増加一邊亦使X方向上排列而成之記憶胞間之漏電流減少之半導體記憶裝置。 [其他] 以上，說明了本發明之若干個實施形態，但該等實施形態係作為示例而提示，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內，可進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於權利要求之範圍中所記載之發明及其均等之範圍中。 相關申請 本申請享有以美國臨時專利申請62/306,984號(申請日：2016年3月11日)及美國專利申請15/227,493號(申請日：2016年8月3日)為基礎申請之優先權。本申請藉由參照該等基礎申請而包含基礎申請之全部內容。
1‧‧‧記憶胞陣列
2‧‧‧列解碼器
3‧‧‧行解碼器
4‧‧‧上位區塊
5‧‧‧電源
6‧‧‧控制電路
100(1)‧‧‧記憶胞陣列(記憶胞陣列)
101‧‧‧層間絕緣膜
102(WL)‧‧‧導電膜(字元線)
103‧‧‧層間絕緣膜
104(NLF)‧‧‧高介電絕緣膜(非線形性膜)
105‧‧‧導電膜
106‧‧‧絕緣膜
107(VR)‧‧‧可變電阻膜(可變電阻膜)
108(BL)‧‧‧導電膜(位元線)
121、122、123‧‧‧槽
141、142‧‧‧抗蝕膜
200‧‧‧記憶胞陣列
201‧‧‧層間絕緣膜
202‧‧‧導電膜
203‧‧‧層間絕緣膜
204‧‧‧高介電絕緣膜
205‧‧‧導電膜
206‧‧‧絕緣膜
221、222、223‧‧‧槽
242‧‧‧抗蝕膜
a101、a102‧‧‧部位
BL‧‧‧位元線
BLs‧‧‧選擇位元線
BLu‧‧‧選擇字元線
GBL‧‧‧全域位元線
Ileak‧‧‧漏電流
MC‧‧‧記憶胞
MCs‧‧‧選擇記憶胞
NLF‧‧‧非線形性膜
SG‧‧‧選擇閘極線
SS‧‧‧半導體基板
STR‧‧‧選擇電晶體
VR‧‧‧可變電阻膜
WL‧‧‧字元線
圖1係表示第1實施形態之半導體記憶裝置之功能區塊之圖。 圖2係該實施形態之半導體記憶裝置之記憶胞陣列之電路圖。 圖3係該實施形態之半導體記憶裝置之記憶胞陣列之概略性立體圖。 圖4係該實施形態之半導體記憶裝置之記憶胞陣列之立體圖。 圖5係該實施形態之半導體記憶裝置之記憶胞陣列之記憶胞周邊之剖視圖。 圖6及圖7係該實施形態之半導體記憶裝置之記憶胞陣列之記憶胞周邊之其他剖視圖。 圖8～圖22係說明該實施形態之半導體記憶裝置之記憶胞陣列之製造步驟之立體圖。 圖23係說明該實施形態之半導體記憶裝置之記憶胞陣列之製造步驟之其他立體圖。 圖24係該實施形態之半導體記憶裝置之記憶胞陣列之記憶胞周邊之剖視圖。 圖25係該實施形態之半導體記憶裝置之記憶胞陣列之等效電路圖。 圖26係第2實施形態之半導體記憶裝置之記憶胞陣列之立體圖。 圖27係該實施形態之半導體記憶裝置之記憶胞陣列之記憶胞周邊之剖視圖。 圖28～圖35係說明該實施形態之半導體記憶裝置之記憶胞陣列之製造步驟之立體圖。
Claims (18)
- 一種半導體記憶裝置，其具備：半導體基板，其係於相互交叉之第1及第2方向上擴展；複數個第1配線，其等係於與上述第1方向及第2方向交叉之第3方向上排列，且沿上述第1方向延伸；第2配線，其係於上述第1方向上排列，且沿上述第3方向延伸；及複數個記憶胞，其等係配置於上述複數個第1配線及上述複數個第2配線之交叉部；且1個上述記憶胞具有於1個上述第1配線及1個上述第2配線間沿上述第2方向積層之第1膜、及介電常數與上述第1膜不同之第2膜，上述第3方向上相鄰之2個上述記憶胞之上述第2膜係於該2個記憶胞間被分離；其中上述第1方向上相鄰之2個上述記憶胞之上述第2膜係於該2個記憶胞間被分離。
- 如請求項1之半導體記憶裝置，其中上述第1膜係可變電阻膜。
- 如請求項1之半導體記憶裝置，其中上述第2膜其介電常數高於上述第1膜。
- 如請求項1之半導體記憶裝置，其中上述第2膜係於上述第2方向上厚於上述第1膜。
- 如請求項1之半導體記憶裝置，其具備配置於上述第3方向上相鄰之2個上述第1配線間之第1絕緣膜，且上述2個第1配線之與特定之第2配線對向之側面相較於上述第1絕緣膜之與上述特定之第2配線對向之側面，於上述第2方向上與上述特定之第2配線相隔之距離較遠。
- 如請求項1之半導體記憶裝置，其具備：配置於上述第3方向上相鄰之2個上述第1配線間之第1絕緣膜，且上述第2膜之與特定之上述第2配線對向之側面、及上述第1絕緣膜之與上述特定之第2配線對向之側面係配置於同一平面內。
- 如請求項1之半導體記憶裝置，其中上述第3方向上相鄰之2個上述記憶胞之上述第1膜為一體(integrated)。
- 一種半導體記憶裝置，其具備：半導體基板，其係於相互交叉之第1及第2方向上擴展； 複數個第1配線，其等係於與上述第1方向及第2方向交叉之第3方向上隔著第1絕緣膜排列，且沿上述第1方向延伸；第2配線，其係於上述第1方向上排列，且沿上述第3方向延伸；及複數個記憶胞，其等係配置於上述複數個第1配線及上述複數個第2配線之交叉部；且1個上述記憶胞具有於1個上述第1配線及1個上述第2配線間自該第2配線側沿上述第2方向依序積層之可變電阻膜、及介電常數高於上述可變電阻膜之第2膜，上述第3方向上相鄰之2個上述記憶胞之上述第2膜係於該2個記憶胞間被分離；其中上述第1方向上相鄰之2個上述記憶胞之上述第2膜係於該2個記憶胞間被分離。
- 如請求項8之半導體記憶裝置，其中上述第2膜係非線形性膜。
- 如請求項8之半導體記憶裝置，其中上述第2膜係於上述第2方向上厚於上述可變電阻膜。
- 如請求項8之半導體記憶裝置，其中上述第3方向上相鄰之2個第1絕緣膜所夾之1個上述第1配線之與特定之上述第2配線對向之側面，相較於該2個第1絕緣膜之與 上述特定之第2配線對向之側面，於上述第2方向上與上述特定之第2配線相隔之距離較遠，且上述第2膜夾在該2個第1絕緣膜、該1個上述第1配線、及上述可變電阻膜間而配置。
- 如請求項11之半導體記憶裝置，其中上述第3方向上相鄰之2個上述記憶胞之上述可變電阻膜為一體。
- 一種半導體記憶裝置，其具備：半導體基板，其係於相互交叉之第1、及第2方向上擴展；複數個第1配線，其等係於與上述第1方向及第2方向交叉之第3方向上，隔著第1絕緣膜交替地排列，且沿上述第1方向延伸；第2配線，其係於上述第1方向上排列，且沿上述第3方向延伸；及複數個記憶胞，其等係配置於上述複數個第1配線及上述複數個第2配線之交叉部；且1個上述記憶胞具有於1個上述第1配線及1個上述第2配線間自該第2配線側沿上述第2方向依序積層之第1膜、及介電常數與上述第1膜不同之第2膜，上述第1方向上相鄰之2個上述記憶胞之上述第2膜係於該2個記憶胞間被分離。
- 如請求項13之半導體記憶裝置，其中上述第1膜係可變電阻膜。
- 如請求項13之半導體記憶裝置，其中上述第2膜其介電常數高於上述第1膜。
- 如請求項13之半導體記憶裝置，其中上述第2膜係於上述第2方向上厚於上述第1膜。
- 如請求項13之半導體記憶裝置，其中1個上述記憶胞之上述第1方向之位置上之1個上述第1配線之上述第2方向之寬度，窄於上述第1方向上相鄰之2個上述記憶胞間之位置上之該第1配線之上述第2方向之寬度。
- 如請求項14之半導體記憶裝置，其中上述第2膜之與特定之上述第2配線對向之側面、和上述第1方向上相鄰之2個上述記憶胞間之位置上之1個上述第1配線之與上述特定之第2配線對向之側面係配置於同一平面內。
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