TWI559304B - 一次性編程電阻式記憶體 - Google Patents

Description

一次性編程電阻式記憶體

本揭露關於電阻式記憶體，特別關於一種一次性編程電阻式記憶體。

電阻式記憶體具有速度、功率、容量、可靠度、製程整合度和成本等具競爭力的特性，可望成為未來極具潛力的新世代半導體記憶體。

一次性編程電阻式記憶體為其中一種電阻式記憶體，其僅能進行一次資料編程。換言之，一旦對一次性編程電阻式記憶體中的記憶單元完成編程動作，便無法再對這些記憶單元中之資料進行修正。一次性編程電阻式記憶體已廣泛地用來做為電腦系統中之儲存媒介，或是諸如驅動器IC(例如，液晶顯示器(LCD)驅動器IC)之非記憶體半導體IC中。一次性編程電阻式記憶體之發展趨勢為不斷降低其操作電壓，以及不斷微小化以增加其記憶體密度。然而，目前的一次性編程電阻式記憶體並非各方面皆令人滿意。業界仍須一種具有更低之操作電壓以及更高之記憶體密度的一次性編程電阻式記憶體。

本揭露提供一種一次性編程電阻式記憶體，包括：基底；第一電極，設於基底上；電阻變化層，設於第一電 極上，其中電阻變化層為2^N-1層之電阻轉態層，N為1以上之正整數；及第二電極，設於電阻變化層上，其中一次性編程電阻式記憶體不包括對應至電阻變化層之存取電晶體(access transistor)。

為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧一次性編程電阻式記憶體

102‧‧‧基底

104‧‧‧第一電極

106‧‧‧層間介電層

106A‧‧‧開口

108‧‧‧電阻變化層

110‧‧‧第二電極

200‧‧‧一次性編程電阻式記憶體

202‧‧‧基底

204‧‧‧第一電極

206‧‧‧層間介電層

208‧‧‧電阻變化層

208A‧‧‧第一電阻轉態層

208B‧‧‧第二電阻轉態層

208C‧‧‧第三電阻轉態層

210‧‧‧第二電極

300‧‧‧一次性編程電阻式記憶體

304A、304B、304C‧‧‧下電極

310A、310B、310C‧‧‧上電極

312、312A、312B、312C‧‧‧電阻變化層

T1、T2、T3‧‧‧厚度

第1A圖係一實施例之一次性編程電阻式記憶體的剖面圖。

第1B圖係一實施例之一次性編程電阻式記憶體的上視圖。

第2圖係另一實施例之一次性編程電阻式記憶體的剖面圖。

第3圖係一實施例之一次性編程電阻式記憶體的上視圖。

以下針對本揭露之一次性編程電阻式記憶體作詳細說明。必需了解的是，為特別描述或圖式之元件可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

本揭露實施例之一次性編程電阻式記憶體係不具 有對應至每一電阻變化層之存取電晶體，以使其可更進一步微小化。詳細而言，由於一次性編程電阻式記憶體僅需寫入以及讀取之功能，其並不需要對應至每一電阻變化層之存取電晶體。例如，參見第3圖，在一讀取記憶體之實施例中，可僅對上電極310B施加0.2V之電壓，以讀取對應至此上電極310B之所有電阻變化層所儲存之資料，而不對其它電極施加電壓(例如下電極304A、304B、304C以及上電極310A及310C)。如此，可防止記憶體中的產生漏電流。

首先，參見第1A及1B圖，一次性編程電阻式記憶體100包括基底102、設於此基底102上之第一電極104、以及毯覆性沈積於此基底102上且覆蓋第一電極104之層間介電層106。此層間介電層106更具有一開口106A露出第一電極104之上表面。在此實施例中，第一電極104作為一次性編程電阻式記憶體100之下電極。一次性編程電阻式記憶體100更包括設於此第一電極104上且填入開口106A的電阻變化層108、以及設於此電阻變化層108上之第二電極110。此實施例中，第二電極110作為一次性編程電阻式記憶體100之上電極。

雖然第1A及1B圖僅繪示出包含一個電阻變化層108之層間介電層106，然而此技術領域中具有通常知識者當可理解本揭露之一次性編程電阻式記憶體100之層間介電層106中亦可包括多個電阻變化層108。此多個電阻變化層108可水平排列於層間介電層106中，且每一個電阻變化層108即為一個記憶單元(參見第3圖)。

此外，本揭露之一次性編程電阻式記憶體100表示 其僅能進行一次資料編程，一旦對此一次性編程電阻式記憶體中的記憶單元完成編程動作，便無法再對這些記憶單元中之資料進行修正。而本揭露之一次性編程電阻式記憶體100與傳統之一次性編程電阻式記憶體或其它可多次編程(multiple-time programmable)之電阻式記憶體的主要差別在於本揭露之一次性編程電阻式記憶體100不包括對應至每一個電阻變化層108之存取電晶體。由於本揭露之一次性編程電阻式記憶體100不包括對應至每一個電阻變化層108之存取電晶體，故可大幅減少記憶體所需之面積，並可藉此更進一步將其微小化以達到更高之記憶體密度。

繼續參見第1A及1B圖，基底102可為矽基底、矽鍺基底、其它半導體化合物基底、絕緣層上覆矽(SOI)、或其它任何適合之基底。

第一電極104(作為下電極)與第二電極110(作為上電極)之材料可相同或不同，例如可為TaN、TiN、TiAlN、TiW、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni、上述之組合或其它任何適合之電極材料。第一電極104與第二電極110可利用濺鍍法、電鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成。

此外，在第1B圖所示之實施例中，第一電極104與第二電極110之配置可為彼此垂直或正交。然而，此技術領域中具有通常知識者當可理解第一電極104與第二電極110亦可具有其它任何適合之配置。

此外，如第1B圖所示，電阻變化層108係設於第一 電極104與第二電極110之交會處或重疊處，且電阻變化層108之邊緣皆未超過第一電極104與第二電極110之交會處或重疊處之邊緣。

層間介電層(ILD)106可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、或其它任何適合之介電材料、或上述之組合。層間介電層(ILD)106可藉由化學氣相沉積法(CVD)或旋轉塗佈法以及圖案化步驟形成。此化學氣相沉積法例如可為低壓化學氣相沉積法(LPCVD)、低溫化學氣相沉積法(LTCVD)、快速升溫化學氣相沉積法(RTCVD)、電漿輔助化學氣相沉積法(PECVD)、原子層化學氣相沉積法之原子層沉積法(ALD)或其它常用的方法。

繼續參見第1A及1B圖，電阻變化層108係設於第一電極104與第二電極110之間，且電性連接此第一電極104與第二電極110。此電阻變化層108為2^N-1層之電阻轉態層，其可用以表示N個位元(bit)，其中N為1以上之正整數。關於電阻變化層108之部分，將在以下實施例中詳細說明。

在一實施例中，如第1A及1B圖所示，其中N為1，且電阻變化層108為一單層電阻轉態層108。此單層之電阻轉態層108可表示一個位元，亦即其可表示一個位元之兩個狀態(state)。詳細而言，當單層電阻轉態層108未崩潰(break down)時，其表示第一狀態。而當單層電阻轉態層108因第一電極104與第二電極110對其所施加的偏壓而崩潰後，其表示第二狀態。且由於在第二狀態中單層電阻轉態層108已崩潰，所以其電阻較第一狀態小。當對此兩個狀態施加一固定電壓時，由於 此兩個狀態之電阻不同，故會產生不同之讀取電流(read current)，因此可表示一個位元之兩個狀態，亦即二進位中的0或1的狀態。

此外，當電阻變化層108為一單層電阻轉態層108時，此單層電阻轉態層108之厚度可為約1nm至約20nm，例如為約5nm至約15nm。且此單層電阻轉態層108可包括Al之氧化物、Si之氧化物、Hf之氧化物、Cr之氧化物、Cu之氧化物、Ti之氧化物、Co之氧化物、Zn之氧化物、Mo之氧化物、Nb之氧化物、Fe之氧化物、Ni之氧化物、W之氧化物、Pb之氧化物、Ta之氧化物、La之氧化物、Zr之氧化物、PrCaMnO₃(PCMO)、SrTiO₃(STO)、SrZrO₃、上述之組合、或其它任何適合之電阻轉態材料。

再者，一般而言，對單層電阻轉態層施加偏壓使其轉態時，會使單層電阻轉態層崩潰並降低其電阻。然而，有時單層電阻轉態層會發生逆向轉態之情形。亦即某些單層電阻轉態層若原本就有某些缺陷存在其結構中，此時若對其施加一外加偏壓，反而修復了此單層電阻轉態層原本之結構缺陷，造成其電阻增加。對此，本揭露藉由使用上述特定之單層電阻轉態層108之材料，可降低原本單層電阻轉態層結構中的缺陷，減少單層電阻轉態層會發生逆向轉態之情形。

應注意的是，除上述第1A-1B圖所示之實施例以外，本揭露之電阻變化層亦可為多層之電阻轉態層，如第2圖之實施例所示。本揭露之範圍並不以第1A-1B圖所示之實施例為限。應注意的是，後文中與前文相同或相似的元件或膜層將 以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。

參見第2圖，其中N為2，且電阻變化層208為三層之電阻轉態層。此電阻變化層208依序包括設於基底202上之第一電阻轉態層208A、設於第一電阻轉態層208A上之第二電阻轉態層208B、以及設於第二電阻轉態層208B上之第三電阻轉態層208C。且此第一電阻轉態層208A、第二電阻轉態層208B及第三電阻轉態層208C之崩潰電壓彼此不同，如此可將此三層電阻轉態層依序崩潰，以表示兩個位元的訊息。

詳細而言，此具有三層電阻轉態層之電阻變化層208(亦即N為2)可表示兩個位元，亦即其可表示兩個位元所組成的四個狀態(state)。當電阻變化層208完全未崩潰(break down)時，其表示第一狀態。而當電阻變化層208中僅一個電阻轉態層崩潰時，其表示第二狀態。當電阻變化層208中有兩個電阻轉態層崩潰時，其表示第三狀態。當電阻變化層208之三個電阻轉態層皆潰時，其表示第四狀態。由於電阻變化層208中已崩潰之電阻轉態層數量越多時，其電阻越小，故當對此四個狀態施加一固定電壓時，由於此四個狀態之電阻不同，故會產生不同之讀取電流(read current)，因此可藉此表示兩個位元所組成之四個狀態，亦即表示二進位中(0，0)、(0，1)、(1，0)、(1，1)之四個狀態。其中括號中逗點前面之數字表示第一個位元之狀態，而逗點後面之數字表示第二個位元之狀態。

由此可知，當使用多層之電阻轉態層作為電阻變化層時，可在同樣的面積中儲存更多的位元。例如，當N由1 增加為2時，一個電阻變化層即可由原本僅儲存一個位元轉變為可儲存兩個位元，因此可大幅縮小記憶體所需的面積，提升記憶體密度。

應注意的是，在電阻變化層208中各個電阻轉態層之崩潰順序並無固定。亦即，第一電阻轉態層208A至第三電阻轉態層208C中任一層皆可為第一個崩潰之電阻轉態層，其次崩潰之電阻轉態層可為剩下的兩電阻轉態層之其中之一，另一個電阻轉態層即為最後崩潰之電阻轉態層。

此外，應注意的是，當電阻變化層為多層之電阻轉態層時(亦即N2)，各電阻轉態層之崩潰電壓、電阻、厚度和材料係由其崩潰之順序決定，而非由層疊之順序(例如電阻變化層中由上而下之順序)決定。下文將對此部分詳細說明。

以下表1係以電阻變化層中各層之崩潰順序為基準，列出其崩潰電壓、電阻、厚度和材料等關係。

以下藉由本揭露第2圖之實施例詳細說明上述各層之性質。需注意的是，各電阻轉態層之崩潰電壓、電阻、厚度和材料係由其崩潰之順序決定，然而，為了方便說明，本揭露第2圖之實施例中係假設其電阻變化層208之崩潰順序係由上而下崩潰，亦即第一個崩潰之電阻轉態層為第三電阻轉態層 208C，其次崩潰之電阻轉態層為第二電阻轉態層208B，最後崩潰之電阻轉態層為第一電阻轉態層208A。

在第2圖所示之實施例中，第一電阻轉態層208A(最後崩潰之電阻轉態層)具有第一崩潰電壓，第二電阻轉態層208B(其次崩潰之電阻轉態層)具有第二崩潰電壓，第三電阻轉態層208C(最先崩潰之電阻轉態層)具有第三崩潰電壓，且第三崩潰電壓小於第二崩潰電壓，第二崩潰電壓小於第一崩潰電壓(第三崩潰電壓<第二崩潰電壓<第一崩潰電壓)。易言之，在第2圖所示之實施例中，電阻變化層208係以由上而下之順序崩潰。

此外，在一實施例中，第一電阻轉態層208A的第一崩潰電壓小於三倍之第三電阻轉態層208C的第三崩潰電壓(第一崩潰電壓<第三崩潰電壓X3)，例如小於二倍之第三電阻轉態層208C的第三崩潰電壓。如此可防止在對某一個電阻變化層寫入訊息時，意外地對另一個不欲寫入訊息之電阻變化層寫入訊息。易言之，此崩潰電壓之配置可使在施加偏壓使一次性編程電阻式記憶體200中某一電阻變化層崩潰時，防止另一個不欲被寫入訊息之電阻變化層亦被崩潰而且入錯誤之訊息。

第3圖為本揭露實施例之一次性編程電阻式記憶體300在其寫入資料時的示意圖及上視圖，繪示了三條下電極304A、304B及304C，三條上電極310A、310B及310C，以及九個設於此上電極與下電極交會處之電阻變化層312。為明確表示每一個電阻變化層312與上下電極之關係，第3圖係將電阻變化層312繪於上電極與下電極之交會處外，並以虛線將每一個 電阻變化層312連接至與其對應之上下電極。

假設第三電阻轉態層208C(最先崩潰之電阻轉態層)之第三崩潰電壓為1.1V，則第一電阻轉態層208A(最後崩潰之電阻轉態層)之第一崩潰電壓不可大於第三崩潰電壓之三倍，亦即不可大於3.3V。因此，在一實施例中，此第三崩潰電壓為1.1V，而此第一崩潰電壓可為3V(小於3.3V)，且可藉由對下電極304A、304B及304C分別施加2V、0V、2V，對上電極310A、310B及310C分別施加1V、3V、1V，以將中央之電阻變化層312A之三層電阻轉態層完全崩潰，且不會意外將電阻變化層312B之任何一層(受到偏壓為1V)及電阻變化層312C之任何一層(受到偏壓為0V)崩潰。

除以上例子外，第一崩潰電壓、第二崩潰電壓及第三崩潰電壓亦可為其它任何適合之偏壓。例如，在一實施例中，第一崩潰電壓、第二崩潰電壓及第三崩潰電壓可分別為5V、4V、3V。或者，在其它實施例中，第一崩潰電壓、第二崩潰電壓及第三崩潰電壓可分別為5V、2.6V、1.7V。在此實施例中，第一崩潰電壓(5V)除了小於第三崩潰電壓(1.7V)之三倍外，亦小於第二崩潰電壓(2.6V)之二倍或三倍。

此外，此技術領域中具有通常知識者當可理解若要於一個電阻變化層312中寫入資料，必須以足夠的電壓對其施加一定的時間，才可將其崩潰以寫入資料。例如，在一實施例中，若要於電阻變化層312A中寫入資料，可對上電極310B施加2V，對上電極310A、310C以及下電極304A、304C施加1V，且不需對下電極304B施加電壓。如此，僅有電阻變化層312A 會被施加足夠之偏壓(例如2V)而被崩潰並寫入資料。而與電阻變化層312A位於同行或同列之電阻變化層(例如電阻變化層312B)僅會受到部分之偏壓(例如1V)，而其它電阻變化層(例如電阻變化層312C)甚至不會受到任何偏壓。因此，除了電阻變化層312A以外，其它電阻變化層皆不會被寫入資料。此外，由於僅需透過上述對上下電極施加電壓即可寫入資料，本案之一次性編程電阻式記憶體並不需要對應至每一電阻變化層之存取電晶體(access transistor)。

此外，第一電阻轉態層208A(最後崩潰之電阻轉態層)具有第一電阻，第二電阻轉態層208B(其次崩潰之電阻轉態層)具有第二電阻，第三電阻轉態層208C(最先崩潰之電阻轉態層)具有第三電阻，且第三電阻大於第二電阻，第二電阻大於第一電阻。如此，使較先崩潰之電阻轉態層具有較高之電阻，可降低裝置之漏電流，提升裝置之品質。

在一實施例中，可藉由選擇各個電阻轉態層之材料來控制各層之電阻。例如，第三電阻轉態層208C可包括SiO₂、Al₂O₃、上述之組合、或其它任何適合之第三電阻轉態層208C之具有較高電阻之材料。第一電阻轉態層208A可包括TiO₂、TaO_x、CuO、NiO、上述之組合、或其它任何適合之第一電阻轉態層208A之具有較低電阻之材料，其中0<x<2。第二電阻轉態層208B可包括ZrO₂、HfO₂、Ta₂O₅、上述之組合、或其它任何適合第二電阻轉態層208B之材料，其電阻係介於第一電阻轉態層208A之電阻與第三電阻轉態層208C之電阻之間。

此外，在一實施例中，藉由使用上述特定之第一 電阻轉態層208A、第二電阻轉態層208B、第三電阻轉態層208C之材料，亦可降低原本結構中的缺陷，減少電阻轉態層會發生逆向轉態之情形。

再者，為了使電阻最高之電阻轉態層(亦即第2圖之第三電阻轉態層208C)最先崩潰，並使電阻最低之電阻轉態層(亦即第2圖之第一電阻轉態層208A)最後崩潰，需調整各個電阻轉態層之厚度，以調整其崩潰電壓。當一個電阻轉態層厚度越薄時，其崩潰電壓亦越小。因此，在第2圖所示之實施例中，電阻最高之第三電阻轉態層208C具有最小之厚度T3及最小之崩潰電壓，電阻最低之第一電阻轉態層208A具有最大之厚度T1及最大之崩潰電壓。第二電阻轉態層208B之厚度T2介於厚度T1與厚度T3之間，其崩潰電壓亦在第一電阻轉態層208A之崩潰電壓與第三電阻轉態層208C之崩潰電壓之間。在一實施例中，厚度T1為約16nm至約24nm，例如約18nm至約22nm，或例如約20nm。厚度T2為約6nm至約10nm，例如約8m至約9nm。厚度T3為約0.5nm至約2nm，例如約1m至約1.5nm。

此外，由前文可知，當電阻變化層為多層之電阻轉態層時，除了第一與最後一個狀態(亦即電阻變化層完全未崩潰或完全崩潰之狀態)，其餘之狀態僅需藉由使部分之電阻轉態層崩潰即可表達，而不需如單層之電阻轉態層需將整層電阻轉態層崩潰才可表達第二狀態。因此，使用多層之電阻轉態層可降低裝置用以將電阻轉態層崩潰之操作電壓。

應注意的是，除上述第1A-2圖所示之實施例以外，本揭露之電阻變化層亦可為更多層之電阻轉態層，例如7 層或7層以上之電阻轉態層(2^N-1層，N3)，並可在同一面積中儲存更多位元。因此，本揭露之範圍並不以第1A-2圖所示之實施例為限。

綜上所述，本揭露藉由使一次性編程電阻式記憶體不具有對應至每一電阻變化層之存取電晶體及/或使用多層之電阻轉態層作為其電阻變化層，可使一次性編程電阻式記憶體更進一步微小化以提升其記憶體密度，並可更進一步降低其操作電壓，提升裝置之性能。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。

100‧‧‧一次性編程電阻式記憶體

102‧‧‧基底

104‧‧‧第一電極

106‧‧‧層間介電層

106A‧‧‧開口

108‧‧‧電阻變化層

110‧‧‧第二電極

Claims (9)

1. 一種一次性編程電阻式記憶體，包括：一基底；一第一電極，設於該基底上；一電阻變化層，設於該第一電極上，其中該電阻變化層為一2^N-1層之電阻轉態層，其中N為2，且該電阻變化層包括：一第一電阻轉態層，設於該基底上；一第二電阻轉態層，設於該第一電阻轉態層上；及一第三電阻轉態層，設於該第二電阻轉態層上，其中該第一電阻轉態層、該第二電阻轉態層及該第三電阻轉態層之崩潰電壓不同；以及一第二電極，設於該電阻變化層上，其中該一次性編程電阻式記憶體不包括對應至該電阻變化層之存取電晶體(access transistor)。
2. 如申請專利範圍第1項所述之一次性編程電阻式記憶體，其中N為1，且該電阻變化層為一單層電阻轉態層。
3. 如申請專利範圍第2項所述之一次性編程電阻式記憶體，其中該單層電阻轉態層之厚度為1nm至20nm。
4. 如申請專利範圍第2項所述之一次性編程電阻式記憶體，其中該單層電阻轉態層包括Al之氧化物、Si之氧化物、Hf之氧化物、Cr之氧化物、Cu之氧化物、Ti之氧化物、Co之氧化物、Zn之氧化物、Mo之氧化物、Nb之氧化物、Fe之氧化物、Ni之氧化物、W之氧化物、Pb之氧化物、Ta 之氧化物、La之氧化物、Zr之氧化物、PrCaMnO₃(PCMO)、SrTiO₃(STO)、SrZrO₃、或上述之組合。
5. 如申請專利範圍第1項所述之一次性編程電阻式記憶體，其中該第一電阻轉態層具有一第一崩潰電壓，該第二電阻轉態層具有一第二崩潰電壓，該第三電阻轉態層具有一第三崩潰電壓，且該第三崩潰電壓小於該第二崩潰電壓，該第二崩潰電壓小於該第一崩潰電壓。
6. 如申請專利範圍第5項所述之一次性編程電阻式記憶體，其中該第一崩潰電壓小於三倍之該第三崩潰電壓。
7. 如申請專利範圍第1項所述之一次性編程電阻式記憶體，其中該第一電阻轉態層之厚度為16nm至24nm，該第二電阻轉態層之厚度為6nm至10nm，該第三電阻轉態層之厚度為1nm至2nm。
8. 如申請專利範圍第1項所述之一次性編程電阻式記憶體，其中該第一電阻轉態層具有一第一電阻，該第二電阻轉態層具有一第二電阻，該第三電阻轉態層具有一第三電阻，且該第三電阻大於該第二電阻，該第二電阻大於該第一電阻。
9. 如申請專利範圍第1項所述之一次性編程電阻式記憶體，其中該第一電阻轉態層包括TiO₂、TaO_x、CuO、NiO、或上述之組合，其中0<x<2，該第二電阻轉態層包括ZrO₂、HfO₂、Ta₂O₅、或上述之組合，該第三電阻轉態層包括SiO₂、Al₂O₃、或上述之組合。