JP6391009B2 - 抵抗変化型不揮発性記憶素子の製造方法 - Google Patents

Description

本開示は、電気パルスの印加により抵抗値が変化する抵抗変化型不揮発性記憶素子の製造方法に関する。

近年、デジタル技術の進展に伴って携帯情報機器及び情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、抵抗変化型不揮発性記憶素子を用いた抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の研究開発が進んでいる。ここで、抵抗変化型不揮発性記憶素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。

この抵抗変化型メモリは、抵抗値が変化する抵抗変化層を記憶素子として用い、電気的パルス（例えば電圧パルス）を当該抵抗変化層に印加することによって、その抵抗値を高抵抗状態から低抵抗状態へ、又は低抵抗状態から高抵抗状態へと変化させる。この際、例えば、低抵抗状態を「１」に、高抵抗状態を「０」に対応づけてデータの記憶を行なえば、抵抗変化型メモリを、二値のメモリとして機能させることができる。この場合、低抵抗状態及び高抵抗状態の二値を明確に区別し、また低抵抗状態と高抵抗状態との間を高速に安定して変化させ、また、これらの二値が不揮発的に保持されることが望まれる。

このような抵抗変化型不揮発性記憶素子の一例として、酸素含有率の異なる遷移金属酸化物を積層した抵抗変化層を用いた抵抗変化型不揮発性記憶素子が提案されている。例えば、特許文献１には、酸素含有率の高い遷移金属酸化層とこれに接触する電極との界面に、酸化反応と還元反応とを選択的に発生させることで、抵抗変化現象を安定化することが開示されている。

国際公開第２００８／１４９４８４号

従来の抵抗変化型不揮発性記憶素子では、多数の抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合に、メモリアレイの端部で抵抗変化型不揮発性記憶素子の特性ばらつきが大となり、当該端部で不良ビット数が増加するという課題があった。

本開示は、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置にした場合に、メモリアレイの端部で発生する抵抗変化型不揮発性記憶素子の特性ばらつきを低減させた抵抗変化型不揮発性記憶素子の製造方法を提供する。

本開示の抵抗変化型不揮発性記憶素子の製造方法の一態様は、上部電極、抵抗変化層、および下部電極にて構成される抵抗変化素子を備えた抵抗変化型不揮発性記憶素子の製造方法であって、基板の上方に第１の層間絶縁層を形成する工程と、前記第１の層間絶縁層にコンタクトホールを開口する工程と、前記コンタクトホールの側壁、底面および前記第１の層間絶縁層の上面を覆う密着層を形成する工程と、前記コンタクトホールの側壁、底面および前記第１の層間絶縁層の上面に形成された密着層上に導電層を堆積する工程と、前記導電層を研磨して前記第１の層間絶縁層の上面に形成された前記密着層の上面を露出させるとともに、前記コンタクトホール内に前記導電層の上面を露出させる工程と、前記露出された密着層上、及び前記コンタクトホール内の前記導電層からなるコンタクトプラグ上に下部電極層を形成する工程と、前記下部電極層を形成した後に、当該下部電極層の上面を研磨することで、前記下部電極層の膜厚を前記密着層上より前記コンタクトプラグ上の方を厚くし、かつ前記下部電極層の前記抵抗変化層と接する面を平坦化する工程と、前記平坦化した下部電極層の上に抵抗変化薄膜を形成する工程と、前記抵抗変化薄膜の上に上部電極層を形成する工程と、前記上部電極層、前記抵抗変化薄膜、前記下部電極層、および前記密着層を同時に加工し、前記上部電極、前記抵抗変化層、前記下部電極、および前記密着層の側面が同一面内になるように、前記抵抗変化素子を形成する工程とを有する。

本開示の一態様にかかる抵抗変化型不揮発性記憶素子によれば、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合に、コンタクトプラグの形成時にプラグ材料を構成する導電膜の表面研磨を行っても、メモリアレイ領域の端部において表面の凹凸を抑制できる。これによって、抵抗変化型不揮発性記憶素子を多数用いた大容量の抵抗変化型不揮発性記憶装置において、個々の抵抗変化型不揮発性記憶素子の特性ばらつきを低減することができる。

図１は、第１実施形態に係る抵抗変化型不揮発性記憶素子の概略構成の一例を示す断面図である。 図２は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図３は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図４は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図５は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図６は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図７は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図８は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図９は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図１０は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図１１は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図１２は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図１３は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図１４は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図１５は、第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法の一例を示す工程断面図である。 図１６Ａは、第１実施形態の変形例に係る抵抗変化型不揮発性記憶素子の上面図である。 図１６Ｂは、図１６Ａにおける断面指示線１６Ｂにおける断面図である。 図１６Ｃは、図１６Ａにおける断面指示線１６Ｃにおける断面図である。 図１７は、第２実施形態に係る抵抗変化型不揮発性記憶装置の一構成例を示すブロック図である。 図１８は、図１７に示される抵抗変化型不揮発性記憶装置におけるＡ部の一構成例（４ビット分の構成）を示す斜視図である。 図１９は、図１８に示される抵抗変化型不揮発性記憶装置における抵抗変化型不揮発性記憶素子の一構成例を示す断面図である。 図２０は、図１７に示される抵抗変化型不揮発性記憶装置を多層化した構造におけるメモリセルアレイの一構成例を示す斜視図である。 図２１は、第３実施形態に係る抵抗変化型不揮発性記憶装置の一構成例を示すブロック図である。 図２２は、図２１に示される抵抗変化型不揮発性記憶装置におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図２３は、従来の抵抗変化型不揮発性記憶装置をメモリアレイ状に配置した場合における不良ビットの配置依存を示す特性図である。 図２４は、実施形態に係る抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合における不良ビットの配置依存を示す特性図である。 図２５は、ＣＭＰ研磨前後の段差の測定結果を示す特性図である。

［本開示に至った知見］
本発明者らは、大容量の抵抗変化型不揮発性記憶装置の特性ばらつきを低減するべく、鋭意検討を行った。その結果、以下の知見を得た。なお、以下に述べる知見は、後述の実施形態を理解するための一助とするものである。したがって、本開示はこれらの説明に限定されるものではない。

抵抗変化型不揮発性記憶装置の大容量化を実現するためには、多数の抵抗変化型不揮発性記憶素子からなる抵抗変化型不揮発性記憶装置を最小面積で配置できるメモリアレイが不可欠である。そして、メモリアレイ内に配置された抵抗変化型不揮発性記憶素子は、個々の素子特性のみならず、抵抗変化型不揮発性記憶素子同士の特性ばらつきの低減が求められる。メモリアレイが大容量化するに従い、抵抗変化型不揮発性記憶素子の各々の特性ばらつきが、メモリアレイ全体の特性に大きく影響を与えるためである。

しかしながら、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合、下記に示すような新たな特性ばらつきが生じるという課題が生じる。

図２３は、従来の抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合における不良ビットの配置依存を示す特性図である。図２３において、横軸は、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合の抵抗変化型不揮発性記憶素子のメモリアレイ領域内での配置位置を示している。縦軸はその配置位置での抵抗変化型不揮発性記憶素子に流れる電流を示している。図２３の横軸の左端はメモリアレイ領域の境界部（メモリアレイ領域としての端部）に相当し、右方向へいくにしたがってメモリアレイ領域の境界部から遠ざかる位置（メモリアレイ領域の中央へ向かう方向への位置）を示している。縦軸は、抵抗変化型不揮発性記憶素子を高抵抗化（ＨＲ化）と低抵抗化（ＬＲ化）したときに抵抗変化型不揮発性記憶素子に流れる電流（相対値としてＡ．Ｕ．で表示）を示しており（図２３の上方の図）、さらに、ＬＲ化したときに抵抗変化型不揮発性記憶素子に流れる電流を拡大して示している（図２３の下方の図）。図２３から、メモリアレイ領域の境界部（図２３の左端部）では抵抗変化型不揮発性記憶素子のＬＲ化時の電流が増加しており、このことから、このメモリアレイ領域の境界において抵抗変化型不揮発性記憶素子の特性ばらつきが増加していることがわかる。例えば、抵抗変化型不揮発性記憶素子の寸法を維持しつつメモリ容量を増加させた場合、メモリアレイ領域の面積は増加する。従って、メモリアレイ領域の境界部も増大することとなり、上述したメモリアレイ領域の境界部の特性ばらつきは、より顕著に現れることとなる。

図２５は、上述したメモリアレイ領域に存在するコンタクトプラグならびに当該コンタクトプラグを包囲して形成されている層間絶縁膜の表面について、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研磨する前とＣＭＰ研磨した後の表面凹凸を測定した結果を示す特性図である。凹凸の測定には、接触型段差測定機を用いた。図２５において、横軸は、メモリアレイ領域と、当該メモリアレイ領域に隣接配置されている周辺回路領域（メモリセルの制御回路等）を示している。縦軸は、各領域での表面凹凸（段差高さ）を示している。図２５の「ＣＭＰ研磨後」に示されているように、メモリアレイ領域の表面高さはこれに隣接する周辺回路領域の表面高さに比べて凹形状（以下、グローバル段差と記載することがある）となっている。特にメモリアレイ領域の境界部で急激に凹みが観測されている。これは、コンタクトプラグのＣＭＰ研磨量がコンタクトプラグの露出している面積（いわゆるパターン密度）に依存する現象のためである。例えば、抵抗変化型不揮発性記憶素子の寸法を縮小してメモリ容量を増加させた場合、メモリアレイ領域のパターン密度は更に増大することとなり、研磨時におけるパターン密度の影響は、より顕著となる。

例えば、コンタクトプラグが密集しているメモリアレイ領域内においては、メモリアレイ領域に占める金属（コンタクトプラグ）の露出率が大きくなる。一方、メモリアレイ領域以外においては、メモリアレイ領域に占める金属（コンタクトプラグ）の露出率は小さく、層間絶縁膜の露出率が高い。このような金属の露出割合（コンタクトプラグの占有率）の高いメモリアレイ領域では、メモリアレイ領域以外に比べて、ＣＭＰの研磨レートが速くなる。そして、異なる研磨レートの境界部（メモリアレイ領域の端部）で特に大きな段差（表面位置の高低差）が生じる。また、メモリアレイ領域内のコンタクトプラグ上及び層間絶縁膜上に下部電極層を形成した上で下部電極層の表面をＣＭＰ研磨したとしても、メモリアレイ領域の境界部から遠ざかり、メモリアレイ領域内に向かう方向にしたがって、層間絶縁膜上の凹部は解消されにくくなる。上記した段差や凹部は、抵抗変化型不揮発性記憶素子の抵抗変化動作時において、抵抗変化型不揮発性記憶素子内の電界分布をばらつかせる主要因となり、メモリアレイ全体の特性ばらつきの増大を招く。特性ばらつきの増大は、不良ビットの増加につながる。

しかしながら、大容量の抵抗変化型不揮発性記憶装置の製造プロセスにおいては、ＣＭＰ研磨は必要不可欠な技術であることから、ＣＭＰ研磨を行ってもメモリアレイ領域の端部の段差や、層間絶縁膜の表面の凹部（グローバル段差）を低減できるプロセス技術が求められる。

本開示は、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置にした場合に、メモリアレイ領域の端部で発生する不良ビットを低減させ、抵抗変化型不揮発性記憶素子を多数用いた大容量の抵抗変化型不揮発性記憶装置を提供する。

以下、図面を参照しながら、本開示の実施形態に係る抵抗変化型不揮発性記憶装置について説明をする。

以下で説明する実施形態は、いずれも本開示の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、あくまで一例であり、本開示を限定するものではない。また、以下の実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、実施形態を構成する任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。

（第１実施形態）
第１実施形態に係る抵抗変化型不揮発性記憶素子は、基板の上方に形成された第１の層間絶縁層と、第１の層間絶縁層を貫通したコンタクトホールと、コンタクトホールの側壁、底面および第１の層間絶縁層の上面の一部を覆う密着層と、コンタクトホール内に充填され、密着層の上面より下方にあるコンタクトプラグと、コンタクトプラグ上及び第１の層間絶縁層の上面の一部を覆う密着層上に形成された下部電極と、下部電極上に形成された抵抗変化層と、抵抗変化層上に形成された上部電極とを備える。

かかる構成によれば、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合に、コンタクトプラグの形成時にプラグ材料を構成する導電層の研磨（例えばＣＭＰ）を行っても、コンタクトプラグが形成された層間絶縁層の上面の一部を覆う密着層を残した状態で導電層が研磨される。したがって、層間絶縁層は研磨されず、メモリアレイ領域の端部における層間絶縁層の表面の凹凸（グローバル段差）を抑制できる。これによって、抵抗変化型不揮発性記憶素子を多数用いた大容量の抵抗変化型不揮発性記憶装置の特性ばらつきを低減することができる。

上記抵抗変化型不揮発性記憶素子は、さらに、基板と第１の層間絶縁層との間に形成された第２の層間絶縁層と、第２の層間絶縁層内にかつ表面が露出して形成された第１の配線と、上部電極に接続された第２の配線とを備え、第１の配線は、密着層の底面に接していてもよい。

第１の層間絶縁層の上面の一部を覆っている密着層、下部電極、抵抗変化層、上部電極の各々の側面が同一面内にあってもよい。

コンタクトプラグは銅で構成されていてもよい。

下部電極の膜厚は、密着層上よりコンタクトプラグ上の方が厚く、かつ下部電極の抵抗変化層と接する面は低端であってもよい。

密着層と下部電極は、各々が窒化物で構成されていてもよい。

密着層と下部電極は、同じ遷移金属の窒化物で構成されていてもよい。

下部電極は、積層構造であってもよい。

抵抗変化層は、金属酸化物で構成されていてもよい。

抵抗変化層は、酸素含有率が異なる複数の層からなる金属酸化物で構成されていてもよい。

酸素含有率の異なる複数の層は、異なる金属酸化物で構成されていてもよい。

酸素含有率の異なる複数の層は、同一金属の金属酸化物で構成されていてもよい。

抵抗変化層は、酸素不足型の遷移金属酸化物で構成されていてもよい。

抵抗変化層は、酸素含有率の異なる２層以上の積層構造であってもよい。

抵抗変化層はタンタル酸化物で構成されていてもよい。

下部電極には第１の配線が接続され、上部電極には第２の配線が接続されていてもよい。

第１実施形態に係る抵抗変化型不揮発性記憶素子の製造方法は、上部電極、抵抗変化層、および下部電極にて構成される抵抗変化素子を備えた抵抗変化型不揮発性記憶素子の製造方法であって、基板の上方に第１の層間絶縁層を形成する工程と、第１の層間絶縁層にコンタクトホールを開口する工程と、コンタクトホールの側壁、底面および第１の層間絶縁層の上面を覆う密着層を形成する工程と、コンタクトホールの側壁、底面および第１の層間絶縁層の上面に形成された密着層上に導電層を堆積する工程と、導電層を研磨して第１の層間絶縁層の上面に形成された密着層の上面を露出させるとともに、コンタクトホール内に導電層の上面を露出させる工程と、露出された密着層上、及びコンタクトホール内の導電層からなるコンタクトプラグ上に下部電極層を形成する工程と、下部電極層を形成した後に、当該下部電極層の上面を研磨することで、下部電極層の膜厚を密着層上よりコンタクトプラグ上の方を厚くし、かつ下部電極層の抵抗変化層と接する面を平坦化する工程と、平坦化した下部電極層の上に抵抗変化薄膜を形成する工程と、抵抗変化薄膜の上に上部電極層を形成する工程と、上部電極層、抵抗変化薄膜、下部電極層、および密着層を同時に加工し、上部電極、抵抗変化層、下部電極、および密着層の側面が同一面内になるように、抵抗変化素子を形成する工程とを有する。

かかる構成によれば、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合に、コンタクトプラグの形成時にプラグ材料を構成する導電層の研磨（例えばＣＭＰ）を行っても、コンタクトプラグが形成された層間絶縁層の上面の一部を覆う密着層を残した状態で導電層が研磨される。したがって、層間絶縁層は研磨されず、メモリアレイ領域の端部における層間絶縁層の表面の凹凸（グローバル段差）を抑制できる。これによって、抵抗変化型不揮発性記憶素子を多数用いた大容量の抵抗変化型不揮発性記憶装置の特性ばらつきを低減することができる。

上記抵抗変化型不揮発性記憶素子の製造方法は、第１の層間絶縁層を形成する前に、さらに、基板上に第２の層間絶縁層を形成する工程と、第２の層間絶縁層内にかつ表面を露出させた第１の配線を形成する工程とを有し、抵抗変化素子を形成する工程の後に、さらに、上部電極に接続された第２の配線を形成する工程を有し、密着層を形成する工程では、第１の配線が密着層の底面と接するように、密着層を形成してもよい。

下部電極層を形成する工程は、第１の下部電極層を密着層と導電層の上に堆積する工程と、第１の下部電極層の表面を研磨して表面を平坦化する工程と、平坦化された第１の下部電極層上に第２の下部電極層を堆積する工程と、を含んでもよい。

上記した上部電極層、抵抗変化薄膜、下部電極層、密着層を同時に加工する工程は、密着層が第１の層間絶縁層の上面の一部のみを覆うように、上部電極層、抵抗変化薄膜、下部電極層、密着層を同時にエッチングで加工してもよい。

抵抗変化層を形成する工程は、酸素不足型の金属酸化物からなる第１の金属酸化物を形成する工程と、第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層を形成する工程と、を有してもよい。

第１の配線を形成する工程は、第２の層間絶縁層に第１の配線溝を形成する工程と、第１の配線溝に第１の配線材料を埋め込む工程を有し、第２の配線を形成する工程は、上部電極、抵抗変化層、下部電極からなる抵抗変化素子の側面及び上面、並びに第１の層間絶縁層上に第３の層間絶縁層を形成する工程と、第３の層間絶縁層に第２の配線溝を形成する工程と、第２の配線溝に第２の配線材料を埋め込む工程とを有してもよい。

［抵抗変化型不揮発性記憶素子の構成］
図１は、第１実施形態に係る抵抗変化型不揮発性記憶素子１０の概略構成の一例を示す工程断面図である。

図１では、一般的な抵抗変化型不揮発性記憶装置においてメモリアレイと呼ばれる部分の抵抗変化型不揮発性記憶素子が、抵抗変化型不揮発性記憶素子１０として示されている。図１では、説明を簡単にするために、メモリアレイ中の１つの抵抗変化型不揮発性記憶素子（１ビット）のみを記載している。なお、抵抗変化型不揮発性記憶素子１０は、さらに、このようなメモリアレイとともに、メモリアレイを駆動するための駆動回路を備えていてもよい。

本実施形態に係る抵抗変化型不揮発性記憶素子１０は、主要な構成要素として、基板の上方に形成された第１の層間絶縁層（層間絶縁層１０６）と、第１の層間絶縁層を貫通したコンタクトホール１０７と、コンタクトホール１０７の側壁、底面および第１の層間絶縁層の上面の一部を覆う密着層（第２の密着層１０８）と、コンタクトホール１０７内に充填され、密着層の上面より下方にあるコンタクトプラグ１０９と、コンタクトプラグ１０９上及び第１の層間絶縁層の上面の一部を覆う密着層上に形成された下部電極１１０と、下部電極１１０上に形成された抵抗変化層１１１と、抵抗変化層１１１上に形成された上部電極１１２と備える。なお、本実施形態に係る抵抗変化型不揮発性記憶素子１０では、これらの主要な構成要素の他に、その他の任意的な構成要素も備える。以下、本実施形態に係る抵抗変化型不揮発性記憶素子１０の主要な構成要素及びその他の任意的な構成要素について説明する。

層間絶縁層１０１は、トランジスタなどが形成されている半導体基板（図示せず）上に形成されており、例えば、シリコン酸化物で構成される。この層間絶縁層１０１は、基板と第１の層間絶縁層との間に形成された第２の層間絶縁層に相当する。

層間絶縁層１０１には、第１の配線溝１０２が形成され、この第１の配線溝１０２の内部に、第１の密着層１０３と第１の金属配線１０４とが形成されている。第１の金属配線１０４は、第２の層間絶縁層内にかつ表面が露出して形成された第１の配線に相当する。ここで、第１の密着層１０３は、第１の金属配線１０４を第１の配線溝１０２の側面と底面に確実に密着させるための金属層である。例えば、第１の密着層１０３はタンタル窒化物（膜厚は５ｎｍ以上４０ｎｍ以下）及びタンタル（膜厚は５ｎｍ以上４０ｎｍ以下）の積層構造を有する。第１の金属配線１０４は銅配線である。なお、第１の金属配線１０４は、銅以外の他の金属（例えばアルミニウム）等で構成されてもよい。

ライナー層１０５は、第１の金属配線１０４の露出している表面を少なくとも覆うように成膜される。この場合、第１の密着層１０３の露出している表面、および層間絶縁層１０１上にも形成されてもよい。ライナー層１０５は、例えば、窒化シリコン（ＳｉＮ）や炭窒化シリコン（ＳｉＣＮ）で構成される（膜厚は、例えば２０ｎｍ以上１００ｎｍ以下）。このライナー層１０５は、第１の金属配線１０４が露出している表面の酸化を防止するための絶縁膜として機能する。

層間絶縁層１０６（第１の層間絶縁層）は、ライナー層１０５上に形成されており、例えば、シリコン酸化物（膜厚は１００ｎｍ以上５００ｎｍ以下）で構成される。この層間絶縁層１０６は、基板の上方に形成された第１の層間絶縁層に相当する。

コンタクトホール１０７（直径は５０〜２００ｎｍφ）は、ライナー層１０５が露出するようにライナー層１０５及び層間絶縁層１０６を貫通して形成されている。このコンタクトホール１０７は、第１の層間絶縁層を貫通したコンタクトホールに相当する。

第２の密着層１０８は、コンタクトホール１０７の中の側面及び底面と層間絶縁層１０６の上面の一部を被覆して形成され、例えばタンタル窒化物（膜厚は５ｎｍ以上２０ｎｍ以下）で構成され、第１の金属配線１０４に接している。この第２の密着層１０８は、コンタクトホールの側壁、底面および前記第１の層間絶縁層の上面の一部を覆う密着層に相当する。ここで、第２の密着層１０８は、コンタクトプラグ１０９をコンタクトホール１０７の中の側面及び底面に確実に密着させるための金属層である。

コンタクトホール１０７内の第２の密着層１０８の内部には、コンタクトプラグ１０９が埋め込まれ、充填されている。コンタクトプラグ１０９は、例えば銅やタングステンで構成される。このコンタクトプラグ１０９は、コンタクトホール内に充填され、密着層の上面より下方にあるコンタクトプラグに相当する。

抵抗変化素子１１３は、第２の密着層１０８及びコンタクトプラグ１０９上に形成されている。

抵抗変化素子１１３は、下部電極（第１電極）１１０と、抵抗変化層１１１と、上部電極（第２電極）１１２とを含む。下部電極１１０は、コンタクトプラグ上及び第１の層間絶縁層の上面の一部を覆う密着層上に形成された下部電極に相当する。抵抗変化層１１１は、下部電極上に形成された抵抗変化層に相当する。上部電極１１２は、抵抗変化層上に形成された上部電極に相当する。ここで、下部電極１１０の膜厚は、第２の密着層１０８上よりコンタクトプラグ１０９上の方が厚く、かつ下部電極１１０の抵抗変化層１１１と接する面は平坦である。

抵抗変化層１１１は、下部電極１１０と上部電極１１２との間に介在され、下部電極１１０と上部電極１１２との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１１０と上部電極１１２との間に与えられる電気的信号（例えばパルス電圧）の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。図１においては、抵抗変化層１１１は、下部電極１１０に接続する第１の抵抗変化層１１１ａと、上部電極１１２に接続する第２の抵抗変化層１１１ｂの２層を積層して構成されている。

第１の抵抗変化層１１１ａは、酸素不足型の第１の金属酸化物で構成されている。第２の抵抗変化層１１１ｂは、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子１１３の第２の抵抗変化層１１１ｂ中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメント（導電パス）を含むと考えられる。

積層構造の抵抗変化層における抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメントが変化することにより、抵抗変化層１１１の抵抗値が変化すると考えられる。

つまり、第２の金属酸化物に接続する上部電極１１２に、下部電極１１０を基準にして正の電圧を印加したとき、抵抗変化層１１１中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。

逆に、第２の金属酸化物に接続する上部電極１１２に、下部電極１１０を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗変化層１１１の抵抗値が減少すると考えられる。

下部電極１１０は、第２の密着層１０８と同じ材料で構成してもよい。下部電極１１０と第２の密着層１０８は、遷移金属の窒化物で構成してもよい。例えば、タンタル窒化物（ＴａＮ）やチタン窒化物（ＴｉＮ）で構成してもよい。

下部電極１１０と第２の密着層１０８が同じ材料である場合、抵抗変化素子１１３をドライエッチング法で加工する際、下部電極１１０と第２の密着層１０８の加工も含めて、抵抗変化素子１１３の加工が容易となる。

層間絶縁層１１４（第３の層間絶縁層）は層間絶縁層１０６上と抵抗変化素子１１３上に形成されている。層間絶縁層１１４には、上部電極１１２上に第２の配線溝１１５が形成されている。第２の配線溝１１５の側面と底面には、第３の密着層１１６が形成されている。ここで、第３の密着層１１６は、第２の金属配線１１７を第２の配線溝１１５の側面と底面に確実に密着させるための金属層である。第３の密着層１１６上には第２の金属配線１１７が形成されている。抵抗変化素子１１３を構成する上部電極１１２は、第３の密着層１１６を介して第２の金属配線１１７と電気的に接続されている。例えば、第３の密着層１１６はタンタルおよびタンタル窒化膜（膜厚は５ｎｍ以上２０ｎｍ以下）の積層構造を有する。第２の金属配線１１７は銅配線である。第２の金属配線１１７は銅以外の他の金属（例えばアルミニウム）等で構成されてもよい。なお、図１においては、第２の金属配線１１７は、第１の金属配線１０４と同一方向に伸びているが、第１の金属配線１０４と直交する方向に伸びていてもよい。

抵抗変化素子１１３を構成する上述した各層は、上部電極１１２上に設けたハードマスク（図示せず）を用いてドライエッチングで同時に加工されることから、各々の側面（端面）が同一面内にあり、横方向から見ると直線状となっている。つまり、第１の層間絶縁層の上面の一部を覆っている密着層、下部電極、抵抗変化層、および上部電極の各々の側面が同一面内にある。

以下に、用語の定義について説明する。

「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。

例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。

酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高い。一方、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。

「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物を構成する金属と、第２の金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。抵抗変化層１１１は、酸素不足型の遷移金属酸化物（例えば、酸素不足型のタンタル酸化物）で構成してもよい。酸素不足型の遷移金属酸化物とは、遷移金属をＭ、酸素をＯとして遷移金属酸化物をＭＯｘと表記した場合に、酸素Ｏの組成ｘが化学量論的に安定な状態（通常は絶縁体）よりも少ない組成（通常は半導体）であるときの酸化物である。例えば、遷移金属がタンタルである場合、Ｔａ_２Ｏ_５が化学量論的に安定な状態であるので、０＜ｘ＜２．５の場合に、酸素不足型のタンタル酸化物であるといえる。

抵抗変化層１１１として酸素不足型のタンタル酸化物を用いる場合は、タンタルをターゲットとして用い、アルゴン及び酸素ガス雰囲気中でスパッタリングする、所謂、反応性スパッタ法を用いて形成する。この際、酸素の流量を調整することにより、抵抗変化層１１１内の酸素濃度を制御する。抵抗変化層１１１の酸素含有率は、例えば、４４．４〜６５．５ａｔｍ％（ＴａＯ_ｘと表記したときに、０．８≦ｘ≦１．９）に制御してもよい。

上記した酸素不足型タンタル酸化物を用いて構成される抵抗変化層１１１を用い、上部電極１１２と下部電極１１０との間に、極性が異なる所定の電気的パルス（例えば、パルス電圧）を印加することによって、電気抵抗値が可逆的に変化し、安定した書き換え特性を有する、抵抗変化現象を利用した抵抗変化型不揮発性記憶素子を実現することができる。第１の抵抗変化層１１１ａと第２の抵抗変化層１１１ｂとにタンタル酸化物を用いた場合には、第１の抵抗変化層１１１ａの酸素含有率は、４４．４〜６５．５ａｔｍ％（タンタル酸化物をＴａＯ_ｘと表記したときに、０．８≦ｘ≦１．９）、第２の抵抗変化層１１１ｂの酸素含有率は、第１の抵抗変化層１１１ａの酸素含有率より大きくするタンタル酸化物をＴａＯ_ｙと表記したときに、ｘ＜ｙとしてもよい。上部電極１１２と接続される第２の抵抗変化層１１１ｂの酸素含有率を第１の抵抗変化層１１１ａの酸素含有率よりも高く設定することにより、第２の抵抗変化層１１１ｂと上部電極１１２との界面近傍での酸化及び還元による抵抗変化が発現しやすくなる。これにより、低電圧駆動が可能で、かつ安定した抵抗変化特性を持つ抵抗変化素子１１３を実現できる。抵抗変化層１１１は、図１に示したような二層に限らず、単層でもよいし、三層以上でも構成することが可能である。

抵抗変化層１１１を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層１１１を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。

上述したように、第１の抵抗変化層１１１ａは、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層１１１ｂは、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。

抵抗変化層１１１として、例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。

ハフニウム酸化物の場合は、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極の上に第１の抵抗変化層（第１のハフニウム酸化物層）を形成する。第２の抵抗変化層（第２のハフニウム酸化物層）は、この第１のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスとのプラズマに第１のハフニウム酸化物層の表面を暴露することにより形成できる。第１のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、この処理は、基板を特に加熱することなく室温で行える。また、第２のハフニウム酸化物層の膜厚は、アルゴンガスと酸素ガスとのプラズマへの暴露時間により容易に調整できる。

また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。ジルコニウム酸化物の場合は、Ｚｒをターゲットに用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は、この第１のジルコニウム酸化物層を形成後に、アルゴンガスと酸素ガスとのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより形成できる。第１のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、この処理は、基板を特に加熱することなく室温で行える。また、第２のジルコニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整できる。

第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。

また、第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、第２の金属酸化物の抵抗値（酸素不足度）が変化すると考えられる。

例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いてもよい。酸素不足度がより小さい第２の金属酸化物に接続されている上部電極１１２は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び下部電極１１０を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている下部電極１１０は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。

すなわち、上部電極１１２の標準電極電位Ｖ_２、第２の金属酸化物を構成する金属の標準電極電位Ｖ_ｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖ_ｒ１、下部電極１１０の標準電極電位Ｖ_１との間には、Ｖ_ｒ２＜Ｖ_２、かつＶ_１＜Ｖ_２なる関係を満足してもよい。さらには、Ｖ_２＞Ｖ_ｒ２で、Ｖ_ｒ１≧Ｖ_１の関係を満足してもよい。

電極と抵抗変化層とを構成する金属間の標準電極電位の差が大きいほど酸化反応が抵抗変化層側で起こるため抵抗変化が起こりやすい。また、この差が小さくなるにつれて、電極中での酸化反応により抵抗変化が起こりにくい。これらのことから、電極と抵抗変化層との界面での、抵抗変化層の酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしていると推測される。イリジウム及び白金の標準電極電位は約１．２ｅＶである。タンタルの標準電極電位は約−０．６ｅＶで、イリジウム及び白金の標準電極電位よりも低い。したがって、イリジウム又は白金で上部電極１１２を構成し、酸素不足型タンタル酸化物で抵抗変化層１１１を構成した場合には、イリジウム又は白金で構成される上部電極１１２と抵抗変化層１１１（第２の抵抗変化層１１１ｂ）との界面で、酸素不足型タンタル酸化物の酸化及び還元反応が起こる。これにより、抵抗変化層１１１内、及び抵抗変化層１１１と上部電極１１２との間で酸素の授受が行われることにより、抵抗変化現象が発現する。タンタルより標準電極電位が高い材料としては、イリジウム、白金、パラジウム、銅、及びタングステン等が挙げられる。

上記の構成とすることにより、上部電極と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

［製造方法］
図２から図１５は、第１実施形態に係る抵抗変化型不揮発性記憶素子１０の製造方法の一例を示す工程断面図である。これらを用いて、第１実施形態に係る抵抗変化型不揮発性記憶素子１０の製造方法について説明する。つまり、上部電極、抵抗変化層、および下部電極にて構成される抵抗変化素子を備えた抵抗変化型不揮発性記憶素子の製造方法について説明する。

まず、図２に示すように、トランジスタなどが予め形成されている半導体基板（図示せず）上に、プラズマＣＶＤ等を用いてシリコン酸化物で構成される層間絶縁層１０１（第２の層間絶縁層）を形成する。これにより、基板上に第２の層間絶縁層を形成する工程が行われる。

続いて、図３に示すように、層間絶縁層１０１に第１の金属配線１０４を埋め込み形成するための第１の配線溝１０２をフォトリソグラフィー及びドライエッチングにより形成する。

続いて、図４に示すように、この第１の配線溝１０２内に、第１の密着層１０３となる第１のバリアメタル層（例えば、タンタル窒化物（膜厚は５ｎｍ以上４０ｎｍ以下）及びタンタル（膜厚は５ｎｍ以上４０ｎｍ以下）の積層構造）と、配線材料のシード層となる銅（膜厚は５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅のシード層上に銅をさらに堆積させることで、側面と底面に第１の密着層１０３が形成された第１の配線溝１０２を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって除去しながら、層間絶縁層１０１の上面と第１の金属配線１０４の上面とを平坦にする。このような製造方法で、第１の金属配線１０４を形成する。これにより、第２の層間絶縁層内にかつ表面を露出させた第１の配線を形成する工程が行われる。このとき、第１の配線を形成する工程は、第２の層間絶縁層に第１の配線溝を形成する工程と、第１の配線溝に第１の配線材料を埋め込む工程とを有する。

その後、図５に示すように、プラズマＣＶＤ等を用いて、層間絶縁層１０１の上面及び第１の金属配線１０４の上面に、シリコン窒化物（絶縁層）を堆積（膜厚は２０ｎｍ以上１００ｎｍ以下）させる。これによって、層間絶縁層１０１及び第１の金属配線１０４上を覆うライナー層１０５を形成する。続いて、ライナー層１０５上に、プラズマＣＶＤ等を用いてシリコン酸化物で構成される層間絶縁層１０６（第１の層間絶縁層）をさらに堆積させる。必要であればＣＭＰ法により、層間絶縁層１０６の上面の段差緩和を行う。これにより、基板の上方に第１の層間絶縁層を形成する工程が行われる。

続いて、図６に示すように、フォトリソグラフィー及びドライエッチングによって、第１の金属配線１０４上の所定の位置に、第１の金属配線１０４に接続されるプラグを埋め込むためのコンタクトホール１０７を形成する。これにより、第１の層間絶縁層にコンタクトホールを開口する工程が行われる。

その後、図７に示すように、形成されたコンタクトホール１０７を含む層間絶縁層１０６上に、タンタル窒化物（膜厚は５ｎｍ以上４０ｎｍ以下）及びタンタル（膜厚は５ｎｍ以上４０ｎｍ以下）の積層構造で構成される第２の密着層１０８と、第２の導電層としての配線材料の銅（Ｃｕ）１０９（膜厚は５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで、コンタクトホール１０７の内部及び第２の密着層１０８上に銅を堆積する。これにより、コンタクトホールの側壁、底面および第１の層間絶縁層の上面を覆う密着層を形成する工程と、コンタクトホールの側壁、底面および第１の層間絶縁層の上面に形成された密着層上に導電層を堆積する工程とが行われる。なお、密着層を形成する工程では、第１の配線（第１の金属配線１０４）が密着層の底面と接するように、密着層が形成される。

次に、図８に示すように、銅膜の研磨レートに比べてタンタル窒化物の研磨レートが遅い、すなわちタンタル窒化膜に対する選択性の高いスラリーを用いて、第２の密着層１０８の上面上に存する余分な銅のみをＣＭＰで除去し、コンタクトプラグ１０９を形成する。すなわち、第２の密着層１０８が層間絶縁層１０６上を覆った状態を維持するようにＣＭＰ研磨を行う。つまり、ＣＭＰ研磨時は、第２の密着層１０８とコンタクトプラグ１０９とで層間絶縁層１０６および第１の金属配線１０４の上面が全て覆われた状態とする。これにより、導電層を研磨して第１の層間絶縁層の上面に形成された密着層の上面を露出させるとともに、コンタクトホール内に導電層の上面を露出させる工程が行われる。

これによって、層間絶縁層１０６の上面が露出しなくなり、コンタクトプラグ１０９の開口率（パターン密度）に関係なく、上面が全て金属膜（第２の密着層１０８およびコンタクトプラグ１０９）で覆われた状態となる。従って、メモリアレイ領域の端部のように、コンタクトプラグのパターン密度が急激に変化する領域が存在しないことから、いわゆるグローバル段差を原理的に抑制することが可能となる。

次に、図９〜図１２に示すように、第２の密着層１０８とコンタクトプラグ１０９の上面に、抵抗変化素子１１３を形成する。

まず、図９に示すように、コンタクトプラグ１０９と第２の密着層１０８上に、タンタル窒化物で構成される下部電極層１１０’（膜厚は１０ｎｍ以上３０ｎｍ以下）をスパッタ法等を用いて堆積する。これによって、露出された密着層上、及びコンタクトホール内の導電層からなるコンタクトプラグ上に下部電極層を形成する工程が行われる。

下部電極層１１０’については、図１０に示すように、タンタル窒化物を堆積した後にＣＭＰ研磨することで、タンタル窒化物の上面を平坦化する。これにより、銅膜をＣＭＰ研磨した時に生じたコンタクトプラグ１０９上のリセス（凹み）を除去する。これにより、下部電極層を形成した後に、当該下部電極層の上面を研磨することで、下部電極層の膜厚を密着層上よりコンタクトプラグ上の方を厚くし、かつ下部電極層の抵抗変化層と接する面を平坦化する工程が行われる。

なお、銅膜をＣＭＰ研磨した時に生じたコンタクトプラグ１０９上のリセス（凹み）を除去するために、下部電極層１１０’を２層の積層構造で形成しても構わない。より具体的には、第１の下部電極層１１０ａ’（図示せず）を堆積後、第１の下部電極層１１０ａ’の上面をＣＭＰ研磨し、当該第１の下部電極層１１０ａ’の上面を平坦化することで、コンタクトプラグ１０９上のリセスを除去できる。これにより、抵抗変化素子の安定動作が可能となる。その後、上面が平坦化された第１の下部電極層１１０ａ’上に、第２の下部電極層１１０ｂ’（図示せず）をスパッタ法等を用いて堆積する。このようにすることで、第２の下部電極層の上面をＣＭＰする必要がなくなる。従って、第２の下部電極層１１０ｂ’の表面がＣＭＰのスラリーの影響で酸化される事がなく、この後に、成膜される抵抗変化層１１１と第２の下部電極１１０ｂとの界面の酸素濃度を制御することができる。

このように、下部電極層を形成する工程は、第１の下部電極層を密着層と導電層の上に堆積する工程と、第１の下部電極層の表面を研磨して当該表面を平坦化する工程と、平坦化された第１の下部電極層上に第２の下部電極層を堆積する工程とを含んでもよい。

次に、図１１に示すように、タンタルをターゲットとして用いて、アルゴン及び酸素ガス雰囲気中でスパッタリングする、所謂、反応性スパッタ法を用いて抵抗変化薄膜１１１’を堆積する。これにより、平坦化した下部電極層の上に抵抗変化薄膜を形成する工程が行われる。ここで、酸素の流量を調整することにより、層内の酸素濃度を４５〜６５ａｔｏｍ％に制御する。これにより、酸素不足型の第１の抵抗変化薄膜１１１ａ’の抵抗率を０．５〜２０ｍΩ・ｃｍに調整できる。例えば、酸素濃度を６０ａｔｍ％とすることにより、約２ｍΩ・ｃｍの抵抗率を有する第１の抵抗変化薄膜１１１ａ’を形成することができる。さらに、第１の抵抗変化薄膜１１１ａ’の表面を酸化処理することで、第１の抵抗変化薄膜１１１ａ’より酸素含有率の高い第２の抵抗変化薄膜１１１ｂ’（例えば、Ｔａ_２Ｏ_５層）を膜厚２ｎｍ以上１２ｎｍ以下の範囲で形成してもよい。つまり、抵抗変化層を形成する工程は、酸素不足型の金属酸化物からなる第１の金属酸化物を形成する工程と、第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層を形成する工程とを有してもよい。

なお、ここでは、抵抗変化薄膜１１１’は２層積層の場合を例にして述べたが、単層としてもよい。また、抵抗変化薄膜１１１’は、酸素の流量を調整して３層以上の積層としてもよい。

次に、抵抗変化薄膜１１１’の上に、例えばイリジウムから成る上部電極層１１２’（膜厚は２０ｎｍ以上５０ｎｍ以下）を、スパッタ法等を用いて堆積する。これにより、抵抗変化薄膜の上に上部電極層を形成する工程が行われる。なお、上部電極層１１２’はイリジウム以外の白金やパラジウムなどの貴金属で堆積してもよい。更に、貴金属を含む上部電極層１１２’上に、ドライエッチング時のハードマスクとして用いられる導電性の膜である、タンタル窒化物、チタン窒化物及びチタン−アルミニウム窒化物のいずれかを水平に積層するように堆積してもよい（図示せず）。導電性のハードマスクはスパッタ法等を用いて形成する。

次に、図１２に示すように、図１１に示される工程で形成された上部電極層１１２’抵抗変化薄膜１１１’、下部電極層１１０’、及び第２の密着層１０８を、フォトリソグラフィー及びドライエッチングで加工（パターニング）する。これにより、コンタクトプラグ１０９に接続されかつ互いに独立したドット形状（上面から見たときに一辺が４０ｎｍ以上４００ｎｍ以下で、例えば一辺が１２０ｎｍの矩形形状）の抵抗変化素子１１３を形成する。このとき、上部電極層１１２’、抵抗変化薄膜１１１’、下部電極層１１０’及び第２の密着層１０８を同時にドライエッチングすることで、抵抗変化型不揮発性記憶素子の側面を一括して直接的に形成でき、側面の保護層（図示せず）の堆積が容易となる。これにより、上部電極層、抵抗変化薄膜、下部電極層、および密着層を同時に加工し、上部電極、抵抗変化層、下部電極、および密着層の側面が同一面内になるように、抵抗変化素子を形成する工程が行われる。このとき、密着層が第１の層間絶縁層の上面の一部のみを覆うように、上部電極層、抵抗変化薄膜、下部電極層、密着層を同時にエッチングで加工される。

次に、図１３に示すように、抵抗変化素子１１３と層間絶縁層１０６の上に、プラズマＣＶＤ等を用いてシリコン酸化物等で構成される層間絶縁層１１４を堆積する。

そして、図１４に示すように、フォトリソグラフィー及びドライエッチングにより、層間絶縁層１１４中に第２の配線溝１１５を形成する。この第２の配線溝１１５は、上部電極１１２が露出するように形成される。ここでは図示していないが、この第２の配線溝１１５の形成と同時に、第１の金属配線１０４と接続するコンタクトホールの開口を行う（ディアルダマシンプロセス）。

続いて、図１５に示すように、上述した第１の金属配線１０４を埋め込み形成する工程と同様の条件を用いて、第２の配線溝１１５内に、第３の密着層１１６と、シード層としての銅とを、スパッタ法等を用いて堆積する。第３の密着層１１６は、例えば、タンタル窒化物（膜厚は５ｎｍ以上４０ｎｍ以下）とタンタル（膜厚は５ｎｍ以上４０ｎｍ以下）との積層構造としてもよい。シード層としての銅の膜厚は５０ｎｍ以上３００ｎｍ以下としてもよい。さらに、電解めっき法等により、シード層の銅をシードとして銅をさらに堆積させ、側面と底面に第３の密着層１１６が形成された第２の配線溝１１５を配線材料の銅で充填する。そして、ＣＭＰ法によって、層間絶縁層１１４の上面上の余分な銅と第３の密着層１１６とを除去するとともに、層間絶縁層１１４の上面と第２の金属配線１１７の上面とを平坦化する。これにより、第２の金属配線１１７が形成される。つまり、上部電極に接続された第２の配線を形成する工程が行われる。そして、第２の配線を形成する工程は、上部電極、抵抗変化層、下部電極からなる抵抗変化素子の側面及び上面、並びに第１の層間絶縁層上に第３の層間絶縁層を形成する工程と、第３の層間絶縁層に第２の配線溝を形成する工程と、第２の配線溝に第２の配線材料を埋め込む工程とを有する。

以上の製造方法にて製造した本実施形態に係る抵抗変化型不揮発性記憶素子１０を用いたメモリアレイの特性ばらつきの抑制効果を示す特性図を図２４に示す。従来の抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合には、メモリアレイ領域の端部でセル電流の変動が見られ、セル電流が大きくなって（図２３）、動作不良が生じていた。これは、従来の抵抗変化型不揮発性記憶素子では、ＣＭＰ研磨によるコンタクトプラグ１０９の形成時に、層間絶縁層１０６上の第２の密着層１０８をＣＭＰ研磨して除去した際に、層間絶縁層１０６の表面も研磨されてしまうことで、グローバル段差（コンタクトプラグのパターン密度に起因する層間絶縁層の表面における凸凹）が生じていたからである。

これに対して、本実施形態の抵抗変化型不揮発性記憶素子１０は、層間絶縁層１０６上に第２の密着層１０８を形成し、第２の密着層１０８をそのまま残した上で、第２の密着層１０８およびコンタクトプラグ１０９の上に下部電極層１１０’を堆積し（図９）、その後に、下部電極層１１０’の上面をＣＭＰ研磨にて平坦化している（図１０）。これにより、従来の抵抗変化型不揮発性記憶素子ではＣＭＰ研磨によるコンタクトプラグの形成時に生じていた上記グローバル段差を、原理的に抑制することができ、メモリアレイ領域内の抵抗変化型不揮発性記憶素子の特性ばらつきを低減できる。したがって、抵抗変化動作における不良ビット数を大幅に低減できるとともに、製造プロセスの安定性を向上させることができる。

なお、上部電極１１２は、白金、銅、タングステン、イリジウム、及びパラジウムのいずれかの金属、もしくはこれらの金属の組み合わせまたは合金で構成してもよい。このような合金で抵抗変化層１１１の第２の抵抗変化層１１１ｂ側の電極を構成することにより、初期抵抗値の低下及びばらつきを抑えつつ、初期ブレイクダウン電圧を低く抑えることができる。

なお、第１実施形態では、第１の金属配線１０４と第２の金属配線１１７とは、図１に示されるように、平行に延びていたが、これに限られず、直交していてもよい。図１６Ａは、直交した第１の金属配線１０４と第２の金属配線１１７とを備える、第１実施形態の変形例に係る抵抗変化型不揮発性記憶素子１０の上面図であり、アレイ状に配置された４個の抵抗変化型不揮発性記憶素子１０の上面図を示している。図１６Ｂは、図１６Ａに示された抵抗変化型不揮発性記憶素子において、断面線１６Ｂが示す断面を、図示された矢印の方向に見た場合の断面図である。図１６Ｃは、図１６Ａに示された抵抗変化型不揮発性記憶素子において、断面線１６Ｃが示す断面を、図示された矢印の方向に見た場合の断面図である。

図１６Ａに示されるように、この例では、互いに平行に延びる２本の第１の金属配線１０４の上方に、互いに平行に延びる２本の第２の金属配線１１７が形成されている。

図１６Ｂに示されるように、図１６Ａにおける断面線１６Ｂに示される断面では、図１に示される断面構造と異なり、第２の金属配線１１７が、図面に向かって左右方向に（第１の金属配線１０４と直交して）延びている。

また、図１６Ｃに示されるように、図１６Ａにおける断面線１６Ｃに示される断面では、図１に示される断面構造と異なり、第１の金属配線１０４が、図面に向かって左右方向に（第２の金属配線１１７と直交して）延びている。

このような図１６Ａ〜図１６Ｃに示される変形例に係る抵抗変化型不揮発性記憶素子１０であっても、第１の金属配線１０４と第２の金属配線１１７とが配置される方向を除いて、上記第１実施形態と同様の製造方法で製造される。つまり、本変形例の抵抗変化型不揮発性記憶素子１０は、層間絶縁層１０６上に第２の密着層１０８を形成し、第２の密着層１０８をそのまま残した上で、第２の密着層１０８およびコンタクトプラグ１０９の上に下部電極層１１０’を堆積し（図９）、その後に、下部電極層１１０’の上面をＣＭＰ研磨にて平坦化する（図１０）。これにより、従来の抵抗変化型不揮発性記憶素子ではＣＭＰ研磨によるコンタクトプラグの形成時に生じていた上記グローバル段差を、原理的に抑制することができ、メモリアレイ領域内の抵抗変化型不揮発性記憶素子の特性ばらつきを低減できる。したがって、抵抗変化動作における不良ビット数を大幅に低減できるとともに、製造プロセスの安定性を向上させることができる。

（第２実施形態）
上述した第１実施形態に係る抵抗変化型不揮発性記憶素子１０を適用し、１つの抵抗変化型不揮発性記憶素子に対応して、電流制御素子としての１つのダイオードが電気的に接続された抵抗変化型不揮発性記憶装置について説明する。

第２実施形態に係る抵抗変化型不揮発性記憶装置は、半導体基板と、半導体基板上に形成された、互いに交差するように配列された複数の第１の配線および複数の第２の配線と、複数の第１の配線および複数の第２の配線の交点に対応してそれぞれ設けられた複数の抵抗変化型不揮発性記憶素子、並びに複数の抵抗変化型不揮発性記憶素子に対応して設けられた複数の電流制御素子とを備え、抵抗変化型不揮発性記憶素子のそれぞれは、下部電極と、上部電極と、下部電極と上部電極との間に介在し、下部電極および上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、抵抗変化型不揮発性記憶素子として、上述した第１実施形態に係る抵抗変化型不揮発性記憶素子１０を用いる。本実施形態においては、電流制御素子としてダイオードを用いる。

かかる構成によれば、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合に、コンタクトプラグの形成時にプラグ材料を構成する導電層の研磨（例えばＣＭＰ）を行っても、コンタクトプラグが形成された層間絶縁層の上面の一部を覆う密着層を残した状態で導電層が研磨される。したがって、層間絶縁層は研磨されず、メモリアレイ領域の端部における層間絶縁層の表面の凹凸（グローバル段差）を抑制できる。これによって、抵抗変化型不揮発性記憶素子を多数用いた大容量のクロスポイント型の抵抗変化型不揮発性記憶装置の特性ばらつきを低減することができる。

［抵抗変化型不揮発性記憶装置の構成］
図１７は、第１実施形態に係る抵抗変化型不揮発性記憶素子１０を適用した本実施形態に係る抵抗変化型不揮発性記憶装置２００の構成を示すブロック図である。また、図１８は、図１７に示される抵抗変化型不揮発性記憶装置２００におけるＡ部の構成（４ビット分の構成）を示す斜視図である。本構成は、抵抗変化型不揮発性記憶素子（抵抗変化素子）にダイオードを直列に電気的に接続して構成したクロスポイント型のメモリセルを備えた抵抗変化型不揮発性記憶装置である。

図１７に示すように、本実施形態の抵抗変化型不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２と、行選択回路・ドライバ２０３と、列選択回路・ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」又は「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、抵抗変化型不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。

メモリセルアレイ２０２は、図１７、図１８に示すように、半導体基板の上に互いに平行に形成された複数のワード線（第１の配線）ＷＬ０、ＷＬ１、ＷＬ２、…と、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…の上方にその半導体基板の主面に平行な面内において互いに平行且つ複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…に立体交差するように形成された複数のビット線（第２の配線）ＢＬ０、ＢＬ１、ＢＬ２、…とを備えている。

また、メモリセルアレイ２０２には、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…と複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１、Ｍ１１２、Ｍ１１３、Ｍ１２１、Ｍ１２２、Ｍ１２３、Ｍ１３１、Ｍ１３２、Ｍ１３３、…が設けられている。第１実施形態（図１）およびその変形例（図１６Ａ〜図１６Ｃ）における第１の金属配線１０４は本実施形態におけるワード線に対応し、第１実施形態（図１）およびその変形例（図１６Ａ〜図１６Ｃ）における第２の金属配線１１７は本実施形態におけるビット線に対応する。なお、両者の対応関係は、この逆でも構わない。

メモリセルＭ１１１、Ｍ１１２、…のそれぞれは、上述した第１実施形態に係る抵抗変化型不揮発性記憶素子１０を構成している抵抗変化素子１１３と、抵抗変化素子１１３に直列に接続された電流制御素子（ダイオード）１３０とで構成されている。それぞれの抵抗変化素子１１３は、積層構造の金属酸化物で構成される抵抗変化層を有している。積層構造の金属酸化物は酸素不足型の金属酸化物で構成してもよい。

なお、図２０におけるメモリセルＭ１１１、Ｍ１１２、…は、図２１ではメモリセル２１０として示されている。

［抵抗変化型不揮発性記憶素子の構成］
図１９は、図１７に示される抵抗変化型不揮発性記憶装置２００における抵抗変化素子１１３とダイオード（電流制御素子１３０）の構成を示す断面図である。なお、図１９では、図１８のＢ部における構成（図１８の断面指示線１９における断面）が示されている。

図１９に示すように、第２実施形態の抵抗変化型不揮発性記憶装置２００において、メモリセル２１０は、銅配線である下部配線２１２（図１７におけるワード線ＷＬ１に相当する）及び上部配線２１１（図１７におけるビット線ＢＬ１に相当する）の間に介在しており、下部電極２１７と、電流制御層２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とが順に積層されて構成されている。

ここで、内部電極２１５、抵抗変化層２１４、及び上部電極２１３は、図１に示した第１実施形態に係る抵抗変化型不揮発性記憶素子１０における下部電極１１０、抵抗変化層１１１、及び上部電極１１２にそれぞれ相当し、これらによって抵抗変化素子１１３が構成される。したがって、本実施形態における抵抗変化素子１１３は、第１実施形態における構成と同様にして形成される。

電流制御層２１６は、窒化タンタル（ＴａＮ）で構成される内部電極２１５を介して、抵抗変化層２１４と直列接続されている。電流制御層２１６と抵抗変化層２１４とは電気的に接続されている。この下部電極２１７、電流制御層２１６、内部電極２１５で構成される電流制御素子１３０は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）ダイオード又はＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示す。ＭＩＭダイオードよりもＭＳＭダイオードの方がより多くの電流を流すことができる。電流制御層２１６としては、アモルファスＳｉ等を用いることができる。また、この電流制御素子１３０は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上又は−１Ｖ以下）で導通するように構成されている。

なお、タンタル及びタンタル酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。

［多層化構造の抵抗変化型不揮発性記憶装置の構成例］
図１８及び図１９に示した第２実施形態の抵抗変化型不揮発性記憶装置２００におけるメモリセルアレイを、３次元に積み重ねることによって、多層化構造の抵抗変化型不揮発性記憶装置を実現することができる。

図２０は、図１７に示される第２実施形態に係る抵抗変化型不揮発性記憶装置２００を多層化した構造におけるメモリセルアレイの構成を示す斜視図である。図２０に示すように、この抵抗変化型不揮発性記憶装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線（第１の配線）２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行且つ複数の下部配線２１２に立体交差するように形成された複数の上部配線（第２の配線）２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリセルアレイが、複数積層されてなる多層化メモリセルアレイを備えている。

なお、図２０に示す例では、配線層が５層であり、配線層の立体交差点に配される抵抗変化型不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。

このように構成された多層化メモリセルアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。

なお、本実施形態における抵抗変化層は低温で形成することが可能である。したがって、本実施形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタ及びシリサイドなどの配線材料に影響を与えることがないため、多層化メモリセルアレイを容易に実現することができる。すなわち、本開示のタンタル酸化物を含む抵抗変化層を用いることによって、多層化構造の抵抗変化型不揮発性記憶装置を容易に実現することが可能となる。

（第３実施形態）
上述した第１実施形態に係る抵抗変化型不揮発性記憶素子１０を適用し、１つの抵抗変化型不揮発性記憶素子に対応して、電流制御素子としての１つのトランジスタが電気的に接続された抵抗変化型不揮発性記憶装置について説明する。

第３実施形態に係る抵抗変化型不揮発性記憶装置は、半導体基板と、半導体基板上に形成された、互いに交差するように配列された複数の第１の配線および複数の第２の配線と、複数の第１の配線および複数の第２の配線の交点に対応してそれぞれ設けられた複数の抵抗変化型不揮発性記憶素子、並びに複数の抵抗変化型不揮発性記憶素子に対応して設けられた複数の電流制御素子とを備え、抵抗変化型不揮発性記憶素子のそれぞれは、下部電極と、上部電極と、下部電極と上部電極との間に介在し、下部電極および上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、抵抗変化型不揮発性記憶素子として、上述した第１実施形態に係る抵抗変化型不揮発性記憶素子１０を用いる。本実施形態においては、電流制御素子としてトランジスタを用いる。

かかる構成によれば、抵抗変化型不揮発性記憶素子をメモリアレイ状に配置した場合に、コンタクトプラグの形成時にプラグ材料を構成する導電層の研磨（例えばＣＭＰ）を行っても、コンタクトプラグが形成された層間絶縁層の上面の一部を覆う密着層を残した状態で導電層が研磨される。したがって、層間絶縁層は研磨されず、メモリアレイ領域の端部における層間絶縁層の表面の凹凸（グローバル段差）を抑制できる。これによって、抵抗変化型不揮発性記憶素子を多数用いた１Ｔ１Ｒ型の容量の大きな抵抗変化型不揮発性記憶装置の特性ばらつきを低減することができる。

［抵抗変化型不揮発性記憶装置の構成］
図２１は、第１実施形態に係る抵抗変化型不揮発性記憶素子１０を適用した抵抗変化型不揮発性記憶装置３００の構成を示すブロック図である。また、図２２は、図２１に示される抵抗変化型不揮発性記憶装置３００におけるＣ部の構成（２ビット分の構成）を示す断面図である。本構成は、抵抗変化型不揮発性記憶素子（抵抗変化素子）にトランジスタを直列に電気的に接続して構成した、１トランジスタと１抵抗変化素子（１Ｔ１Ｒ型）のメモリセルを備えた抵抗変化型不揮発性記憶装置である。

図２１に示すように、本実施形態における抵抗変化型不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えている。このメモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路・ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」又は「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、抵抗変化型不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。

メモリセルアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線（第１の配線）ＷＬ０、ＷＬ１、ＷＬ２、…及びビット線（第２の配線）ＢＬ０、ＢＬ１、ＢＬ２、…と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、…及びビット線ＢＬ０、ＢＬ１、ＢＬ２、…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３、…と、トランジスタＴ１１、Ｔ１２、…と１対１に設けられた複数のメモリセルＭ２１１、Ｍ２１２、Ｍ２１３、Ｍ２２１、Ｍ２２２、Ｍ２２３、Ｍ２３１、Ｍ２３２、Ｍ２３３、…とを備えている。第１実施形態（図１）およびその変形例（図１６Ａ〜図１６Ｃ）における第１の金属配線１０４は本実施形態におけるワード線に対応し、第１実施形態（図１）およびその変形例（図１６Ａ〜図１６Ｃ）における第２の金属配線１１７は本実施形態におけるビット線に対応する。なお、両者の対応関係は、この逆でも構わない。

また、メモリセルアレイ３０２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に平行して配列されている複数のプレート線（第３の配線）ＰＬ０、ＰＬ１、ＰＬ２、…を備えている。図２２に示すように、ワード線ＷＬ０、ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０、ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０、ＰＬ１が配されている。なお、上記の構成例では、プレート線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、プレート線はトランジスタに共通の電位を与える構成としているが、行選択回路・ドライバと同様の構成のプレート線選択回路・ドライバを有し、選択されたプレート線と非選択のプレート線とを異なる電圧（極性も含む）で駆動する構成としてもよい。

ここで、メモリセルＭ２１１、Ｍ２１２、…は、それぞれが上述した第１実施形態に係る抵抗変化型不揮発性記憶素子１０に相当し、それぞれの抵抗変化型不揮発性記憶素子は、積層構造の酸素不足型の金属酸化物で構成される抵抗変化層を有している。積層構造の金属酸化物は酸素不足型の金属酸化物で構成してもよい。

より具体的には、図２２における抵抗変化型不揮発性記憶素子３１３が、図２１におけるメモリセルＭ２１１、Ｍ２１２、…における抵抗変化素子４００に相当する。メモリセルＭ２１１、Ｍ２１２、…のそれぞれの抵抗変化素子４００は、上述した第１実施形態に係る抵抗変化型不揮発性記憶素子１０で構成されている。抵抗変化型不揮発性記憶素子３１３は、上部電極３１４、積層構造の金属酸化物で構成される抵抗変化層３１５、及び下部電極３１６から構成されている。抵抗変化型不揮発性記憶素子３１３は図２２には、さらに、プラグ層３１７、金属配線層３１８、及びソース領域又はドレイン領域３１９が示されている。

図２１に示すように、トランジスタＴ１１、Ｔ１２、Ｔ１３、…のドレインはビット線ＢＬ０に、トランジスタＴ２１、Ｔ２２、Ｔ２３、…のドレインはビット線ＢＬ１に、トランジスタＴ３１、Ｔ３２、Ｔ３３、…のドレインはビット線ＢＬ２に、それぞれ接続されている。

また、トランジスタＴ１１、Ｔ２１、Ｔ３１、…のゲートはワード線ＷＬ０に、トランジスタＴ１２、Ｔ２２、Ｔ３２、…のゲートはワード線ＷＬ１に、トランジスタＴ１３、Ｔ２３、Ｔ３３、…のゲートはワード線ＷＬ２に、それぞれ接続されている。

さらに、トランジスタＴ１１、Ｔ１２、…のソースはそれぞれ、メモリセルＭ２１１、Ｍ２１２、…と接続されている。

また、メモリセルＭ２１１、Ｍ２２１、Ｍ２３１、…はプレート線ＰＬ０に、メモリセルＭ２１２、Ｍ２２２、Ｍ２３２、…はプレート線ＰＬ１に、メモリセルＭ２１３、Ｍ２２３、Ｍ２３３、…はプレート線ＰＬ２に、それぞれ接続されている。

アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路・ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１、Ｍ２１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。

行選択回路・ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧又は読み出し用電圧を印加する。

書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。

また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」又は「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。

なお、１Ｔ１Ｒ型不揮発性記憶素子の構造を有する本第３実施形態の場合、第２実施形態におけるクロスポイント型の抵抗変化型不揮発性記憶素子の構成と比べて記憶容量は小さくなる。しかしながら、第３実施形態では、ダイオードのような電流制御素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。

また、第２実施形態の場合と同様に、本第３実施形態における抵抗変化層は低温で形成することが可能であることから、本第３実施形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタ及びシリサイドなどの配線材料に影響を与えることがないという利点がある。

さらに、第２実施形態の場合と同様に、タンタル及びタンタル酸化物の形成は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本第３実施形態における抵抗変化型不揮発性記憶装置を容易に製造することができる。

なお、上述した実施形態においては、抵抗変化層としての金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の場合について説明したが、下部電極と上部電極間に挟まれる金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本開示の範囲に含まれる。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。

また、スパッタリングにて抵抗変化層を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗変化層に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本開示の範囲に含まれることは当然である。

以上、本開示に係る抵抗変化型不揮発性記憶素子の製造方法について、第１〜第３実施形態に基づいて説明したが、本開示は、これらの第１〜第３実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。

本開示に係る抵抗変化型不揮発性記憶素子は、メモリアレイ状に抵抗変化型不揮発性記憶素子を配置してもＣＭＰ研磨に起因する段差を原理的に抑制できることから、メモリアレイ領域の端部の特性ばらつきを低減し、抵抗変化型不揮発性記憶素子を多数用いた大容量な抵抗変化型不揮発性記憶装置を提供することができ、産業上の利用可能性を十分に有している。

１０ 抵抗変化型不揮発性記憶素子
１０１ 層間絶縁層（第２の層間絶縁層）
１０２ 第１の配線溝
１０３ 第１の密着層
１０４ 第１の金属配線
１０５ ライナー層
１０６ 層間絶縁層（第１の層間絶縁層）
１０７ コンタクトホール
１０８ 第２の密着層
１０９ コンタクトプラグ
１１０ 下部電極（第１電極）
１１０’ 下部電極層
１１０ａ’ 第１の下部電極層
１１０ｂ 第２の下部電極
１１０ｂ’ 第２の下部電極層
１１１ 抵抗変化層
１１１’ 抵抗変化薄膜
１１１ａ 第１の抵抗変化層
１１１ａ’ 第１の抵抗変化薄膜
１１１ｂ 第２の抵抗変化層
１１１ｂ’ 第２の抵抗変化薄膜
１１２ 上部電極（第２電極）
１１２’ 上部電極層
１１３，４００ 抵抗変化素子
１１４ 層間絶縁層（第３の層間絶縁層）
１１５ 第２の配線溝
１１６ 第３の密着層
１１７ 第２の金属配線
１３０ 電流制御素子（ダイオード）
２００ 抵抗変化型不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 行選択回路・ドライバ
２０４ 列選択回路・ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ メモリセル
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 抵抗変化層
２１５ 内部電極
２１６ 電流制御層
２１７ 下部電極
３００ 抵抗変化型不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリセルアレイ
３０３ 行選択回路・ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
３１３ 抵抗変化型不揮発性記憶素子
３１４ 上部電極
３１５ 抵抗変化層
３１６ 下部電極
３１７ プラグ層
３１８ 金属配線層
３１９ ソース領域又はドレイン領域
４００ 抵抗変化素子
ＢＬ０，ＢＬ１，… ビット線
Ｍ１１１，Ｍ１１２，… メモリセル
Ｍ２１１，Ｍ２１２，… メモリセル
Ｔ１１，Ｔ１２，… トランジスタ
ＷＬ０，ＷＬ１，… ワード線

Claims (6)

1. 上部電極、抵抗変化層、および下部電極にて構成される抵抗変化素子を備えた抵抗変化型不揮発性記憶素子の製造方法であって、
   基板の上方に第１の層間絶縁層を形成する工程と、
   前記第１の層間絶縁層にコンタクトホールを開口する工程と、
   前記コンタクトホールの側壁、底面および前記第１の層間絶縁層の上面を覆う密着層を形成する工程と、
   前記コンタクトホールの側壁、底面および前記第１の層間絶縁層の上面に形成された密着層上に導電層を堆積する工程と、
   前記導電層を研磨して前記第１の層間絶縁層の上面に形成された前記密着層の上面を露出させるとともに、前記コンタクトホール内に前記導電層の上面を露出させる工程と、
   前記露出された密着層上、及び前記コンタクトホール内の前記導電層からなるコンタクトプラグ上に下部電極層を形成する工程と、
   前記下部電極層を形成した後に、当該下部電極層の上面を研磨することで、前記下部電極層の膜厚を前記密着層上より前記コンタクトプラグ上の方を厚くし、かつ前記下部電極層の前記抵抗変化層と接する面を平坦化する工程と、
   前記平坦化した下部電極層の上に抵抗変化薄膜を形成する工程と、
   前記抵抗変化薄膜の上に上部電極層を形成する工程と、
   前記上部電極層、前記抵抗変化薄膜、前記下部電極層、および前記密着層を同時に加工し、前記上部電極、前記抵抗変化層、前記下部電極、および前記密着層の側面が同一面内になるように、前記抵抗変化素子を形成する工程と、
   を有する抵抗変化型不揮発性記憶素子の製造方法。
2. 前記第１の層間絶縁層を形成する前に、さらに、
   前記基板上に第２の層間絶縁層を形成する工程と、
   前記第２の層間絶縁層内にかつ表面を露出させた第１の配線を形成する工程とを有し、
   前記抵抗変化素子を形成する工程の後に、さらに、前記上部電極に接続された第２の配線を形成する工程を有し、
   前記密着層を形成する工程では、前記第１の配線が前記密着層の底面と接するように、前記密着層を形成する請求項１に記載の抵抗変化型不揮発性記憶素子の製造方法。
3. 前記下部電極層を形成する工程は、
   第１の下部電極層を前記密着層と前記導電層の上に堆積する工程と、
   前記第１の下部電極層の表面を研磨して当該表面を平坦化する工程と、
   前記平坦化された第１の下部電極層上に第２の下部電極層を堆積する工程と、
   を含む請求項１に記載の抵抗変化型不揮発性記憶素子の製造方法。
4. 前記抵抗変化素子を形成する工程では、前記密着層が前記第１の層間絶縁層の上面の一部のみを覆うように、前記上部電極層、前記抵抗変化薄膜、前記下部電極層、前記密着層を同時にエッチングで加工する請求項１に記載の抵抗変化型不揮発性記憶素子の製造方法。
5. 前記抵抗変化層を形成する工程は、
   酸素不足型の金属酸化物からなる第１の金属酸化物を形成する工程と、
   前記第１の金属酸化物層よりも酸素不足度が小さい第２の金属酸化物層を形成する工程と、
   を有する請求項１に記載の抵抗変化型不揮発性記憶素子の製造方法。
6. 前記第１の配線を形成する工程は、
   前記第２の層間絶縁層に第１の配線溝を形成する工程と、
   前記第１の配線溝に第１の配線材料を埋め込む工程とを有し、
   前記第２の配線を形成する工程は、
   前記上部電極、前記抵抗変化層、前記下部電極からなる前記抵抗変化素子の側面及び上面、並びに前記第１の層間絶縁層上に第３の層間絶縁層を形成する工程と、
   前記第３の層間絶縁層に第２の配線溝を形成する工程と、
   前記第２の配線溝に第２の配線材料を埋め込む工程とを有する請求項２に記載の抵抗変化型不揮発性記憶素子の製造方法。

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