JP2006269480A - 誘電体メモリおよびその製造方法 - Google Patents

Abstract

【課題】 キャパシタの下部電極と絶縁膜との剥離を防止し、且つ絶縁性水素バリア膜上にスクラッチを発生させないことを目的とする。
【解決手段】 層間絶縁膜１０４上に形成された絶縁性水素バリア膜１０５と、層間絶縁膜１０４と絶縁性水素バリア膜１０５を貫通するコンタクトプラグ１０７と、コンタクトプラグ１０７の底面及び側壁に形成された密着層１０６と、コンタクトプラグ１０７と接続する下部電極１０８と、下部電極１０８上に下から順次形成された容量絶縁膜１０９と上部電極１１０とを備えている。ここで、絶縁性水素バリア膜１０５と下部電極１０８との間に密着層１０６が介在しているため、下部電極１０８と絶縁性水素バリア膜１０５間の剥離を防止すると共に、絶縁性水素バリア膜１０５にスクラッチ等が形成されないため、コンタクト抵抗の低抵抗化および強誘電体特性の水素劣化を防止することができる。
【選択図】 図１

Description

本発明は、強誘電体を用いたキャパシタを有する誘電体メモリおよびその製造方法に関するものである。

強誘電体メモリで用いられるＳＢＴやＰＺＴ等の強誘電体は酸化物であるため、還元性雰囲気、特に水素雰囲気に曝されると強誘電体酸化物が水素により還元されることで結晶組成が崩れ、強誘電体特性が大きく劣化する。特に近年、強誘電体メモリの微細化に伴い、強誘電体キャパシタの縮小化が図られていることから、水素による影響はさらに大きくなっている。

ところが、水素を含んだ雰囲気中での処理は、半導体装置の製造工程において非常に多い。例えば、Ａｌ配線形成後にＭＯＳトランジスタの特性確保のため、水素を含んだ雰囲気中でアニールが行われる。また、コンタクトホールへのタングステンの埋め込み工程では、化学気層成長法（以下、ＣＶＤ法と略す）が用いられているが、この工程は非常に強い還元雰囲気下で行われる。

このため、強誘電体メモリの製造時の水素還元雰囲気下でも、強誘電体メモリの容量絶縁膜への水素の侵入を防止するために、強誘電体キャパシタの周りを水素バリア膜で覆う構成が開発されている。

従来の誘電体メモリについて、図面を参照しながら説明する。図５は、従来の強誘電体を用いた誘電体メモリの要部断面図である。

従来の誘電体メモリは、図５に示すように、基板（図示せず）上に形成された絶縁膜１７と、絶縁膜１７に形成されたホール１８内に形成されたバリアメタル層１９ａ、タングステン層１９ｂ、及びコンタクトメタル層１９ｃからなるコンタクトプラグ１９と、絶縁膜１７上に形成された下部電極２１、強誘電体膜２２、及び上部電極２３からなるキャパシタ２０とから構成されている。ここで、下部電極２１は、下から順に形成された酸化イリジウム層２１ａ、イリジウム層２１ｂ、及び酸化イリジウム層２１ｃの積層膜からなり、上部電極２３は、酸化イリジウム層２３ａとイリジウム層２３ｂとの積層膜からなる。

このような構成のコンタクトプラグ１９は、以下のように形成されている。まず、絶縁膜１７上とホール１８の底面及び壁面にバリアメタル層１９ａを形成し、次にＣＶＤ法でバリアメタル層１９ａ上にタングステン層１９ｂを形成した後、化学的機械研磨方法（以下、ＣＭＰ法と略す）又はエッチバック法により、絶縁膜１７上のバリアメタル層１９ａとタングステン層１９ｂを除去し、ホール１８内にのみバリアメタル層１９ａを残存させる。続いて、このときホール１８内の上部に形成された凹部１８ａに、ＣＭＰ法又はエッチバック法により、コンタクトメタル層１９ｃを形成することにより、バリアメタル層１９ａ、タングステン層１９ｂ、及びコンタクトメタル層１９ｃからなるコンタクトプラグ１９が形成される（例えば、特許文献１を参照）。

また、従来の他のコンタクトプラグの形成方法について説明する。図６は、従来の他のコンタクトプラグ形成方法の工程断面図である（例えば、特許文献２を参照）。まず、図６（ａ）に示すように、基板１２上に形成された絶縁膜１０にホール１６を形成し、ＣＶＤ法により、基板１２全面に亘って、ホール１６内を埋め込むように、タングステン等の導電性材料３０を堆積する。次に、ＣＭＰ法により、絶縁膜１０上の導電性材料３０を除去する（第１のＣＭＰ工程）。このとき、ホール１６内における絶縁膜１０の上面より下の導電性材料１４が多少除去されるため、導電性材料３０の上面は、絶縁膜１０の上面より低い位置となる。次に、さらにＣＭＰ法により、図６（ｂ）に示すように、導電性材料３０の上面より上に位置する絶縁膜１０を除去することにより、絶縁膜１０の上面を導電性材料３０の上面と同じ高さ、又は数ｎｍ低めにする（第２のＣＭＰ工程）。このようにして、コンタクトプラグ４０が形成される。
特開２００１−２８４５４８号公報（第４頁、第４図） 特開平１０−１８９６０２号公報（第４，５頁、第３，４図）

しかしながら、上記従来の誘電体メモリにおいて、強誘電体膜の結晶化アニール時に、図５に示す強誘電体膜２２が収縮し、その収縮ストレスにより、密着性の弱い下部電極２１と絶縁膜１７との界面で剥離が起こるという問題があった。

また、例えば、図６（ａ）に示す基板１２方向からキャパシタへの水素の侵入を防ぐために、絶縁膜１０上に絶縁性水素バリア膜をさらに備えた構成において、上記従来のコンタクトプラグの形成方法を用いた場合、第２のＣＭＰ工程の際に、絶縁性水素バリア膜にスクラッチやクラックが発生し、このスクラッチやクラックから水素が侵入し、強誘電体特性の劣化が起こるという課題を有している。

したがって、本発明の目的は、上記従来の問題を鑑みて、コンタクトプラグ内に形成するバリア層（バリアメタル層）を絶縁膜上に残存させることにより、下部電極と絶縁膜との剥離を抑制すると共に、コンタクトプラグ形成工程における絶縁膜へのクラックやスクラッチの発生を防止することができ、信頼性の高い誘電体メモリおよびその製造方法を提供することである。

上記従来の課題を解決するために、本発明の誘電体メモリは、コンタクトプラグと接続する下部電極と絶縁膜との間に密着層を備えた構成を特徴とする。このように、下部電極と絶縁膜との間に密着層が設けられているため、密着性が向上し、容量絶縁膜の熱処理時に下部電極と絶縁膜との剥離を防止することができる。従って、コンタクトプラグと下部電極とのコンタクト抵抗の安定化を図ることができる。

本発明の誘電体メモリは、基板上に形成された絶縁膜と、絶縁膜を貫通するように形成されたホールと、ホールの底面および壁面に形成された密着層と、密着層が形成されたホールに導電膜を埋め込んで形成されたコンタクトプラグと、絶縁膜の上に、コンタクトプラグと接続するように形成された下部電極と、下部電極上に形成された誘電体膜からなる容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備え、密着層が、下部電極と絶縁膜との間に形成されていることに特徴を有する。

このように、ホールの底面および壁面に形成された密着層が、下部電極と絶縁膜との間に形成されているので、下部電極と絶縁膜との密着性が向上し、容量絶縁膜の熱処理時に下部電極と絶縁膜との剥離を防止することができる。従って、コンタクトプラグと下部電極とのコンタクト抵抗の低抵抗化および安定化を図ることができる。

さらに、本発明の誘電体メモリにおいて、絶縁膜上に形成された絶縁性水素バリア膜を備え、ホールが、絶縁膜と絶縁性水素バリア膜とを貫通するように形成され、下部電極が、絶縁性水素バリア膜の上に、コンタクトプラグと接続するように形成され、密着層が、下部電極と絶縁性水素バリア膜との間に形成されていることを特徴とする。

このように、絶縁膜上に形成された絶縁性水素バリア膜を備え、ホールが、絶縁膜と絶縁性水素バリア膜とを貫通するように形成され、下部電極が、絶縁性水素バリア膜の上に、コンタクトプラグと接続するように形成され、密着層が、下部電極と絶縁性水素バリア膜との間に形成されているので、下部電極と絶縁性水素バリア膜間の剥離を防止することができる。従って、コンタクト抵抗の低抵抗化を図ることができ、信頼性の高い誘電体メモリを提供することができる。また、密着層を残存させることにより、絶縁性水素バリア膜にクラックやスクラッチが入らないため、水素侵入によるメモリ特性の劣化を防止した信頼性の高い誘電体メモリを提供することができる。

さらに、本発明の誘電体メモリにおいて、導電膜が、第１の導電膜と第２の導電膜とからなり、コンタクトプラグは、ホールの下部に形成された第１の導電膜と、第１の導電膜上に形成された第２の導電膜とからなることを特徴とする。

このように、導電膜が、第１の導電膜と第２の導電膜とからなり、コンタクトプラグは、ホールの下部に形成された第１の導電膜と、第１の導電膜上に形成された第２の導電膜とからなるので、ホール内に第１の導電膜形成時に、密着層上面と第１の導電膜上面に発生する凹部が、第２の導電膜により埋め込まれるため、コンタクトプラグと下部電極との接続をさらに良化することができる。従って、コンタクト抵抗の安定化を図ることができる。

上記本発明の誘電体メモリにおいて、第１の導電膜は、ホールにおける底部から絶縁膜と絶縁性水素バリア膜との界面より上まで形成されていることを特徴とする。

このように、第１の導電膜は、ホールにおける底部から絶縁膜と絶縁性水素バリア膜との界面より上まで形成されているので、第１の導電膜と第２の導電膜との界面が絶縁性水素バリア膜に接する構成となり、界面からの水素の侵入を防止することができる。従って、水素による強誘電体膜の劣化を抑制することができる。

上記本発明の誘電体メモリにおいて、第２の導電膜は、導電性水素バリア膜であることが好ましい。

このように、コンタクトプラグの上部となる第２の導電膜が導電性水素バリア膜であることから、基板上方からコンタクトプラグへの水素の拡散を防止することができる。

また、本発明の誘電体メモリにおいて、密着層は、チタン、タンタル、窒化チタン、窒化タンタルのうちを少なくとも１つを含むことが好ましい。

このように、密着層は、チタン、タンタル、窒化チタン、窒化タンタルのうちを少なくとも１つを含むので、これらの密着層は、下部電極と絶縁性水素バリア膜の密着力を特に高めることができ、下部電極と絶縁性水素バリア膜間で剥離を抑制することができる。

また、本発明の誘電体メモリにおいて、下部電極は、ＴｉＡｌ合金またはその窒化物のうち少なくとも１つを含む導電性水素バリア層と、導電性水素バリア層上に形成され、Ｉｒまたはその酸化物のうち少なくとも１つを含む酸素バリア層と、酸素バリア層上に形成された導電層とからなることが好ましい。

このように、コンタクトプラグと接続する下部電極の最下層にＴｉＡｌ合金またはその窒化物のうち少なくとも１つを含む導電性水素バリア層を設けることにより、下部電極下方からの水素の侵入を防止し、強誘電体特性の劣化を防止することができる。また、Ｉｒまたはその酸化物のうち少なくとも１つを含む酸素バリア層により、キャパシタ形成後の強誘電体結晶化のための酸素雰囲気中での高温アニール処理時においても、下部電極下方への酸素の拡散を防止でき、コンタクトプラグの酸化を防止することができる。

上記課題を解決するために、本発明の第１の誘電体メモリの製造方法は、基板上に絶縁膜を形成する工程と、絶縁膜を貫通するホールを形成する工程と、絶縁膜上と、ホールの底面及び壁面とに密着層を形成する工程と、ホールを埋めるように導電膜を形成する工程と、絶縁膜上の導電膜を密着層が露出するまで除去してホール内にコンタクトプラグを形成する工程と、絶縁膜上にコンタクトプラグと接続する下部電極を形成する工程と、下部電極上に誘電体膜からなる容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極を形成する工程とを含むことに特徴を有する。

このように、ホール内にコンタクトプラグの密着性を高めるために形成する密着層を絶縁膜上に残存させ、コンタクトプラグ形成工程において、この密着層を除去しないことに特徴を有する。このように、密着層が絶縁膜と下部電極との間に存在するため、強誘電体膜の結晶化アニールの時、絶縁膜と下部電極との剥離を抑制することができる。従って、コンタクトの安定化、コンタクト抵抗の低抵抗化を実現することができる。

本発明の第１の誘電体メモリの製造方法において、絶縁膜を形成した後、絶縁膜上に絶縁性水素バリア膜を形成する工程を含み、ホールを形成する工程で、絶縁膜と絶縁性水素バリア膜とを貫通するホールを形成し、密着層を形成する工程で、絶縁性水素バリア膜上と、ホールの底面及び壁面とに密着層を形成し、コンタクトプラグを形成する工程で、絶縁性水素バリア膜上の導電膜を密着層が露出するまで除去してホール内にコンタクトプラグを形成し、下部電極を形成する工程で、絶縁性水素バリア膜上にコンタクトプラグと接続する下部電極を形成することを特徴とする。

このように、基板上に絶縁膜を形成した後、絶縁膜上に絶縁性水素バリア膜を形成する工程を含み、密着層を絶縁性水素バリア膜上に残すことにより、絶縁性水素バリア膜をＣＭＰで研磨しないため、絶縁性水素バリア膜にスクラッチやクラックが入らない。従って、スクラッチやクラック部分から強誘電体キャパシタ部への水素侵入を抑制することができ、水素による強誘電体特性の劣化を防止することができる。さらに、絶縁性水素バリア膜と下部電極との間に密着層が介在するため、容量絶縁膜の結晶化熱処理時の絶縁膜と下部電極間の剥離を防止するこができる。従って、良好なコンタクトを形成することができ、コンタクト抵抗の低抵抗化を実現することができる。

本発明の第２の誘電体メモリの製造方法は、基板上に絶縁膜を形成する工程と、絶縁膜上に絶縁性水素バリア膜を形成する工程と、絶縁膜と絶縁性水素バリア膜とを貫通するホールを形成する工程と、絶縁性水素バリア膜上と、ホールの底面及び壁面とに密着層を形成する工程と、ホールを埋めるように第１の導電膜を形成する工程と、密着層が露出するまで絶縁性水素バリア膜上の第１の導電膜を除去する工程と、導電膜を除去する工程により生じたホール上部の凹部を被覆して第１の導電膜上に第２の導電膜を形成する工程と、絶縁性水素バリア膜上の第２の導電膜を密着層が露出するまで除去してホール内にコンタクトプラグを形成する工程と、絶縁性水素バリア膜上にコンタクトプラグと接続する下部電極を形成する工程と、下部電極上に誘電体膜からなる容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極を形成する工程とを含むことに特徴を有する。

このように、絶縁性水素バリア膜をＣＭＰで研磨しないため、絶縁性水素バリア膜にスクラッチやクラックが入らない。このため、強誘電体キャパシタ部への水素の侵入を防止でき、強誘電体特性の劣化は防止できる。さらに、絶縁性水素バリア膜と下部電極との間に密着層が介在するため、容量絶縁膜の結晶化熱処理時の絶縁膜と下部電極間の剥離を防止するこができる。また、第１の導電膜形成の際に、密着層を含む絶縁膜上面とホール内の第１の導電膜上面とに発生する凹部が、第２の導電膜によって埋め込まれるため、第１の導電膜と第２の導電膜とからなるコンタクトプラグと下部電極との接続が良化する。

本発明の第２の誘電体メモリの製造方法において、第１の導電膜を除去する工程は、ホールにおける底部から絶縁膜と絶縁性水素バリア膜との界面より上まで第１の導電膜を残存させることを特徴とする。

このように、第１の導電膜を除去する工程は、ホールにおける底部から絶縁膜と絶縁性水素バリア膜との界面より上まで第１の導電膜を残存させるので、第１の導電膜と第２の導電膜との界面が絶縁性水素バリア膜に接する構成となり、界面からの水素の侵入を防止することができる。従って、水素による強誘電体膜の劣化を抑制することができる。

このように本発明は、絶縁膜と下部電極との間に密着層を介在させることによって、キャパシタの下部電極と絶縁膜との剥離を防止することができ、コンタクト抵抗の安定化を図ることができる。また、密着層を残存させることにより、絶縁性水素バリア膜にクラックやスクラッチが入らないため、水素侵入によるメモリ特性の劣化を防止した信頼性の高い誘電体メモリ及びその製造方法を提供することができる。

以下、本発明の実施形態について、詳細に説明する。
（第１の実施形態）
本発明に係る第１の実施形態の誘電体メモリについて、図１および図２に基づいて説明する。図１は、第１の実施形態の誘電体メモリの要部断面図である。

本実施形態における誘電体メモリは、図１に示すように、半導体基板１０１上にトランジスタ１０２と、不純物拡散領域１０３を備えている。ここで、不純物拡散領域１０３には、例えばＣｏＳｉ_２からなるシリサイド層が形成されていてもよい。

また、半導体基板１０１全面を被覆するように、例えば、酸化シリコン（ＳｉＯ_２）からなる膜厚が５００ｎｍ〜１００００ｎｍ程度の層間絶縁膜１０４が形成され、さらに層間絶縁膜１０４上に例えば、窒化シリコン（ＳｉＮ）からなる膜厚が２０ｎｍ〜１００ｎｍ程度の絶縁性水素バリア膜１０５が形成されている。

また、層間絶縁膜１０４と絶縁性水素バリア膜１０５とを貫通して、不純物拡散領域１０３と接続するコンタクトホール（図示せず）が形成されている。このコンタクトホール内に、例えばＴｉ、ＴｉＮ、Ｔａ、又はＴａＮからなる膜厚２０ｎｍ〜５０ｎｍ程度の密着層１０６と、例えばタングステンからなるコンタクトプラグ１０７が形成されている。

さらに、コンタクトプラグ１０７と接続するように、密着層１０６を介した絶縁性水素バリア膜１０５の上に下部電極１０８が形成されている。ここで、下部電極１０８は、例えば下から順次形成された、ＴｉＡｌまたはＴｉＡｌＮで構成される膜厚５０〜１００ｎｍ程度の導電性水素バリア膜と、Ｉｒで構成される膜厚３０〜１００ｎｍ程度の第１の酸素バリア膜と、ＩｒＯ_２で構成される膜厚３０〜１００ｎｍ程度の第２の酸素バリア膜と、Ｐｔからなる膜厚５０〜１００ｎｍ程度の電極膜とからなる積層構造である。

また、下部電極１０８の上に、例えば、ＳＢＴ系、ＰＺＴ系、ＢＬＴ系材料の強誘電体からなる膜厚５０ｎｍ〜１００ｎｍ程度の容量絶縁膜１０９が形成され、さらに容量絶縁膜１０９の上に、ＰｔやＩｒからなる膜厚５０ｎｍ〜１００ｎｍ程度の上部電極１１０が形成されている。

以上のように形成された誘電体メモリにおいて、密着層１０６は、コンタクトプラグ１０７の側面、下面、及び下部電極１０８と絶縁性水素バリア膜１０５間に連続して形成されていることを特徴とする。このように、下部電極１０８と絶縁性水素バリア膜１０５との間に密着層１０６が存在しているため、強誘電体からなる容量絶縁膜の結晶化熱処理時に、下部電極１０８と絶縁性水素バリア膜１０５間の剥離を防止することができる。従って、コンタクト抵抗の安定化、低抵抗化を図ることができる。

続いて、上記した第１の実施形態に係る誘電体メモリの製造方法について、図２を参照しながら詳細に説明する。図２に本発明の第１の実施方法の誘電体メモリの製造方法を示す工程断面図を示す。但し、図１と同一構成要素については、同符号を付して説明を省略する。

まず、図２（ａ）に示すように、トランジスタ１０２と不純物拡散領域１０３が設けられた半導体基板１０１上に、ＣＶＤ法により、ＳｉＯ_２からなる層間絶縁膜１０４を膜厚５００ｎｍ〜１０００ｎｍ程度形成する。

次に、層間絶縁膜１０４上に、ＳｉＮからなる絶縁性水素バリア膜１０５を膜厚２０ｎｍ〜１００ｎｍ程度形成する。

次に、リソグラフィ及びエッチング法により、層間絶縁膜１０４と絶縁水素バリア膜１０５を貫通し、不純物拡散領域１０３に接続されるコンタクトホール（図示せず）を形成する。続いて、コンタクトホール内を含む半導体基板１０１全面に亘って、スパッタリング法又はＣＶＤ法により、コンタクトホールを埋めないように、膜厚２０ｎｍ〜５０ｎｍ程度のＴｉ、ＴｉＮ、Ｔａ、又はＴａＮからなる密着層１０６を形成する。

次に、スパッタリング法又はＣＶＤ法により、コンタクトホールを含む半導体基板１０１全面に亘って、密着層１０６上にタングステン１０７ａを形成する。

次に、図２（ｂ）に示すように、半導体基板１０１の全面をエッチバックすることにより、コンタクトホール内にのみタングステンを残存させ、コンタクトプラグ１０７を形成する。このとき、密着層１０６の上面を露出させるようにエッチバックし、絶縁性水素バリア膜１０５上に密着層１０６を残存させる。

次に、図２（ｃ）に示すように、スパッタリング法又はＣＶＤ法により、下部電極１０８を構成する膜１０８ａを形成する。詳細には、まず、密着層１０６上の半導体基板１０１全面に亘って、ＴｉＡｌＮからなる導電性水素バリア膜を膜厚５０ｎｍ〜１５０ｎｍ程度堆積し、ＴｉＡｌＮの上にＩｒからなる第１の酸素バリア膜を膜厚３０ｎｍ〜１００ｎｍ程度堆積し、Ｉｒ膜の上にＩｒＯｘからなる第２の酸素バリア膜を膜厚３０ｎｍ〜１００ｎｍ程度堆積し、さらにＩｒＯｘ膜の上にＰｔからなる電極膜を膜厚５０ｎｍ〜１５０ｎｍ程度堆積して、積層膜１０８ａを形成する。

次に、図２（ｄ）に示すように、リソグラフィー及びエッチング法により、コンタクトプラグ１０７に接続する下部電極１０８を形成する。

次に、図２（ｅ）に示すように、下部電極１０８の周囲に層間絶縁膜１１１を形成した後、例えばＳＢＴ、ＰＺＴなどの強誘電体からなる容量絶縁膜１０９を膜厚５０〜１００ｎｍ程度形成する。

次に、Ｐｔからなる上部電極１１０を形成する。

続いて、強誘電体からなる容量絶縁膜１０９に対し、結晶化のための熱処理を行なう。これにより、下部電極と容量絶縁膜と上部電極とからなるキャパシタが形成される。

上述した本発明の実施形態の誘電体メモリの製造方法によると、絶縁性水素バリア膜１０５を堆積後、絶縁性水素バリア膜に対してＣＭＰにより、研磨処理を行っていないため、ＣＭＰによるスクラッチが発生しない。従って、スクラッチからの水素侵入が低減する。つまり、クラックからの水素侵入による強誘電体特性の劣化を防止することができる。

また、絶縁性水素バリア膜と下部電極との間に、コンタクトプラグの密着層を残存させたため、熱処理時の剥離を防止することができる。従って、コンタクト抵抗の安定化及び低抵抗化を実現することができる。

このように、本発明の実施形態によれば、密着層を介して下部電極が絶縁性水素バリア膜と接続しているため、強誘電体からなる容量絶縁膜の特性劣化を低減し、高信頼性の誘電体メモリを提供することができる。なお、絶縁性水素バリア膜がない構成にしてもよい。
（第２の実施形態）
本発明の第２の実施形態に係る誘電体メモリについて、図３および図４に基づいて説明する。図３に第２の実施形態に係る誘電体メモリの要部断面図を示す。但し、図１と同一構成要素は同符号を付して説明を省略し、第１の実施形態と同一内容についても詳細な説明を省略する。

第２の実施形態に係る誘電体メモリが、第１の実施形態に係る誘電体メモリと異なる点は、コンタクトプラグの上部に、導電性水素バリア膜が設けられている点である。このような構成により、密着層の上面と、導電性水素バリア膜を含むコンタクトプラグの上面が平坦化されているため、その上に均一性の良い下部電極を形成することができる。

第２の実施形態に係る誘電体メモリは、図３に示すように、トランジスタ１０２と不純物拡散領域１０３とが設けられている半導体基板１０１上に形成された層間絶縁膜１０４と、層間絶縁膜１０４上に形成された絶縁性水素バリア膜１０５と、層間絶縁膜１０４と絶縁性水素バリア膜１０５を貫通して、不純物拡散領域１０３と接続されるように形成されたコンタクトホール（図示せず）を備えている。

さらに、コンタクトホールの内壁に形成された密着層１０６と、コンタクトホールの開口上面より下側に形成された第１のコンタクトプラグ１０７ａと、コンタクトホールの上で、コンタクトホールの上端から３０〜５０ｎｍに形成された第２のコンタクトプラグ１０７ｂとを備えている。ここで、第１のコンタクトプラグ１０７ａは、タングステンからなり、第２のコンタクトプラグ１０７ｂは、例えば、ＴｉＡｌまたはＴｉＡｌＮからなり、導電性水素バリア膜を兼ねている。

さらに、第２のコンタクトプラグ１０７ｂと絶縁性水素バリア膜１０５上に下部電極１０８が形成された構造において、密着層１０６は、第１のコンタクトプラグ１０７ａの側面および下面および第２のコンタクトプラグ１０７ｂの側面および下部電極１０８と絶縁性水素バリア膜１０４間に連続して形成されていることを特徴とする構造をとる。

下部電極１０８と絶縁性水素バリア膜１０５間にも密着層１０６が存在しているため、下部電極１０８と絶縁性水素バリア膜１０５間の剥離を防止することができる。

以下に、第２の実施形態に係る誘電体メモリの製造方法について、図４を参照しながら説明する。図４は、第２の実施形態に係る誘電体メモリの製造方法の工程断面図である。但し、図２と同一構成要素は同符号を付して説明を省略する。また、第１の実施形態と同一内容については、詳細な説明を省略する。

図４（ａ）に示すように、トランジスタ１０２と不純物拡散領域１０３が存在する半導体基板１０１上にＣＶＤ法により層間絶縁膜１０４および層間絶縁膜１０４上に絶縁性水素バリア膜１０５を形成する。リソグラフィーおよびエッチングにより、層間絶縁膜１０４と絶縁性水素バリア膜１０５にコンタクトホールを形成する。このコンタクトホールにスパッタリング法またはＣＶＤ法により、密着層１０６を形成する。次に、スパッタリング法またはＣＶＤ法により、密着層１０６上にプラグ膜１０７ａを形成する。

続いて、図４（ｂ）に示すように、プラグ膜１０７ａをエッチングすることにより、密着層１０６の上面を露出させ、本発明の第１の導電膜である第１のコンタクトプラグ１０７ａを形成する。

次に、図４（ｃ）に示すように、スパッタリング法またはＣＶＤ法により、第１のコンタクトプラグ１０７ａ上面と密着層１０６上面との段差を埋めるように、プラグ膜１０７ｂを形成する。続いて、図４（ｄ）に示すように、エッチングにより密着層１０６上のプラグ膜１０７ｂを除去し、本発明の第２の導電膜である第２のコンタクトプラグ１０７ｂを形成する。これにより、第１の導電膜（第１のコンタクトプラグ１０７ａ）および第２の導電膜（第２のコンタクトプラグ１０７ｂ）よりなるコンタクトプラグ１０７が形成される。

次に、図４（ｅ）に示すように、スパッタリング法またはＣＶＤ法により、下部電極を構成する膜１０８ａを形成する。続いて、図４（ｆ）に示すように、リソグラフィーおよびエッチングにより、下部電極１０８を形成する。

次に、図４（ｇ）に示すように、例えばＳＢＴ、ＰＺＴなどの強誘電体からなる容量絶縁膜１０９、Ｐｔからなる上部電極１１０を形成する。これにより、下部電極と容量絶縁膜と上部電極とからなるキャパシタが形成される。

本発明の実施形態の誘電体メモリの製造方法によると、第１の実施形態と同様の効果が得られる。また、第１の導電膜形成の際に、密着層を含む絶縁膜上面と第１の導電膜上面とに発生する凹部が、第２の導電膜によって埋め込まれるため、第１の導電膜と第２の導電膜とからなるコンタクトプラグと下部電極との接続が良化する。

本発明に係る誘電体メモリおよびその製造方法は、キャパシタの下部電極と絶縁膜との剥離を防止することができ、コンタクト抵抗の安定化を図ることができる。また、水素侵入を抑制した強誘電体キャパシタに有用である。

本発明の第１の実施形態に係る誘電体メモリの要部断面図である。 本発明の第１の実施形態に係る誘電体メモリの製造方法の工程断面図である。 本発明の第２の実施形態に係る誘電体メモリの要部断面図である。 本発明の第２の実施形態に係る誘電体メモリの製造方法の工程断面図である。 従来の強誘電体を用いた半導体記憶装置の要部断面図である。 従来のコンタクトプラグの形成方法の工程断面図である。

符号の説明

１０１ 半導体基板
１０２ トランジスタ
１０３ 不純物拡散領域
１０４ 層間絶縁膜
１０５ 絶縁水素バリア膜
１０６ 密着層
１０７ コンタクトプラグ
１０７ａ 第１のコンタクトプラグ
１０７ｂ 第２のコンタクトプラグ
１０８ 下部電極
１０８ａ 下部電極形成用膜
１０９ 容量絶縁膜
１１０ 上部電極

Claims (14)

1. 基板上に形成された絶縁膜と、
   前記絶縁膜を貫通するように形成されたホールと、
   前記ホールの底面および壁面に形成された密着層と、
   前記密着層が形成された前記ホールに導電膜を埋め込んで形成されたコンタクトプラグと、
   前記絶縁膜の上に、前記コンタクトプラグと接続するように形成された下部電極と、
   前記下部電極上に形成された誘電体膜からなる容量絶縁膜と、
   前記容量絶縁膜上に形成された上部電極とを備え、
   前記密着層が、前記下部電極と前記絶縁膜との間に形成されていることを特徴とする誘電体メモリ。
2. 前記絶縁膜上に形成された絶縁性水素バリア膜を備え、
   前記ホールが、前記絶縁膜と前記絶縁性水素バリア膜とを貫通するように形成され、
   前記下部電極が、前記絶縁性水素バリア膜の上に、前記コンタクトプラグと接続するように形成され、
   前記密着層が、前記下部電極と前記絶縁性水素バリア膜との間に形成されている請求項１記載の誘電体メモリ。
3. 前記導電膜が、第１の導電膜と第２の導電膜とからなり、前記コンタクトプラグは、前記ホールの下部に形成された前記第１の導電膜と、前記第１の導電膜上に形成された第２の導電膜とからなる請求項２記載の誘電体メモリ。
4. 前記第１の導電膜は、前記ホールにおける底部から前記絶縁膜と前記絶縁性水素バリア膜との界面より上まで形成されている請求項３記載の誘電体メモリ。
5. 前記第２の導電膜は、導電性水素バリア膜である請求項３または４記載の誘電体メモリ。
6. 前記密着層は、チタン、タンタル、窒化チタン、窒化タンタルのうちを少なくとも１つを含む請求項２記載の誘電体メモリ。
7. 前記下部電極は、ＴｉＡｌ合金またはその窒化物のうち少なくとも１つを含む導電性水素バリア層と、前記導電性水素バリア層上に形成され、Ｉｒまたはその酸化物のうち少なくとも１つを含む酸素バリア層と、前記酸素バリア層上に形成された導電層とからなる請求項２記載の誘電体メモリ。
8. 基板上に絶縁膜を形成する工程と、
   前記絶縁膜を貫通するホールを形成する工程と、
   前記絶縁膜上と、前記ホールの底面及び壁面とに密着層を形成する工程と、
   前記ホールを埋めるように導電膜を形成する工程と、
   前記絶縁膜上の前記導電膜を前記密着層が露出するまで除去して前記ホール内にコンタクトプラグを形成する工程と、
   前記絶縁膜上に前記コンタクトプラグと接続する下部電極を形成する工程と、
   前記下部電極上に誘電体膜からなる容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に上部電極を形成する工程とを含む誘電体メモリの製造方法。
9. 前記絶縁膜を形成した後、前記絶縁膜上に絶縁性水素バリア膜を形成する工程を含み、
   前記ホールを形成する工程で、前記絶縁膜と前記絶縁性水素バリア膜とを貫通するホールを形成し、
   前記密着層を形成する工程で、前記絶縁性水素バリア膜上と、前記ホールの底面及び壁面とに密着層を形成し、
   前記コンタクトプラグを形成する工程で、前記絶縁性水素バリア膜上の前記導電膜を前記密着層が露出するまで除去して前記ホール内にコンタクトプラグを形成し、
   前記下部電極を形成する工程で、前記絶縁性水素バリア膜上に前記コンタクトプラグと接続する下部電極を形成する請求項８記載の誘電体メモリの製造方法。
10. 基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に絶縁性水素バリア膜を形成する工程と、
    前記絶縁膜と前記絶縁性水素バリア膜とを貫通するホールを形成する工程と、
    前記絶縁性水素バリア膜上と、前記ホールの底面及び壁面とに密着層を形成する工程と、
    前記ホールを埋めるように第１の導電膜を形成する工程と、
    前記密着層が露出するまで前記絶縁性水素バリア膜上の前記第１の導電膜を除去する工程と、
    前記導電膜を除去する工程により生じた前記ホール上部の凹部を被覆して前記第１の導電膜上に第２の導電膜を形成する工程と、
    前記絶縁性水素バリア膜上の前記第２の導電膜を前記密着層が露出するまで除去して前記ホール内にコンタクトプラグを形成する工程と、
    前記絶縁性水素バリア膜上に前記コンタクトプラグと接続する下部電極を形成する工程と、
    前記下部電極上に誘電体膜からなる容量絶縁膜を形成する工程と、
    前記容量絶縁膜上に上部電極を形成する工程とを含む誘電体メモリの製造方法。
11. 前記第１の導電膜を除去する工程は、前記ホールにおける底部から前記絶縁膜と前記絶縁性水素バリア膜との界面より上まで前記第１の導電膜を残存させることを特徴とする請求項１０記載の誘電体メモリの製造方法。
12. 前記第２の導電膜は、導電性水素バリア膜であることを特徴とする請求項１０記載の誘電体メモリの製造方法。
13. 前記密着層は、チタン、タンタル、窒化チタン、窒化タンタルのうち少なくとも1つを含むことを特徴とする請求項９または１０記載の誘電体メモリの製造方法。
14. 前記下部電極は、ＴｉＡｌ合金またはその窒化物のうち少なくとも１つを含む導電性水素バリア層と、前記導電性水素バリア層上に形成され、Ｉｒまたはその酸化物のうち少なくとも１つを含む酸素バリア層と、前記酸素バリア層上に形成された導電層とからなることを特徴とする請求項９または１０記載の誘電体メモリの製造方法。

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