JP2011119417A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2011119417A JP2011119417A JP2009275060A JP2009275060A JP2011119417A JP 2011119417 A JP2011119417 A JP 2011119417A JP 2009275060 A JP2009275060 A JP 2009275060A JP 2009275060 A JP2009275060 A JP 2009275060A JP 2011119417 A JP2011119417 A JP 2011119417A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- insulating film
- forming
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】PZTの配向性を向上できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、絶縁膜を形成する工程と、絶縁膜上方に、Ptで下部電極用導電膜を形成する工程と、下部電極用導電膜を、酸素を含む雰囲気に曝し、Ptの酸化膜を形成する工程と、下部電極用導電膜上に、PZTで強誘電体膜を形成する工程と、強誘電体膜上に、上部電極用導電膜を形成する工程とを有する。
【選択図】図3−2
【解決手段】半導体装置の製造方法は、半導体基板上方に、絶縁膜を形成する工程と、絶縁膜上方に、Ptで下部電極用導電膜を形成する工程と、下部電極用導電膜を、酸素を含む雰囲気に曝し、Ptの酸化膜を形成する工程と、下部電極用導電膜上に、PZTで強誘電体膜を形成する工程と、強誘電体膜上に、上部電極用導電膜を形成する工程とを有する。
【選択図】図3−2
Description
本発明は、強誘電体メモリを備えた半導体装置の製造方法に関する。
強誘電体メモリの強誘電体膜材料として、PZT(Pb(Zr,Ti)O3)が用いられている。PZTの配向性を向上させることは、強誘電体メモリの性能向上のために好ましい。
本発明の一目的は、PZTの配向性を向上できる半導体装置の製造方法を提供することである。
本発明の一観点によれば、半導体基板上方に、絶縁膜を形成する工程と、前記絶縁膜上方に、Ptで下部電極用導電膜を形成する工程と、前記下部電極用導電膜を、酸素を含む雰囲気に曝し、Ptの酸化膜を形成する工程と、前記下部電極用導電膜上に、PZTで強誘電体膜を形成する工程と、前記強誘電体膜上に、上部電極用導電膜を形成する工程とを有する半導体装置の製造方法が提供される。
Ptの酸化膜上に、PZTの強誘電体膜を形成することにより、PZTの配向性を高めることができる。
まず、Pt(白金)層上に形成するPZT(Pb(Zr,Ti)O3)層の(222)配向率を高める方法について調べた第1及び第2の実験について説明する。
図1は、第1及び第2の実験で用いたサンプルの構造を示す断面図である。シリコン基板101上に、800℃での熱酸化で厚さ100nmの酸化シリコン層102を形成した。酸化シリコン層102の上に、Arガスによるスパッタリングで厚さ175nmのPt層103を形成した。
Pt層103形成後、サンプルを大気中等に放置し、放置後、Pt層103上に、Arガスによるスパッタリングで厚さ150nmのPZT層104を形成した。PZT層104の形成後、Ar/O2雰囲気中、600℃で90秒間、昇温速度125℃/secの条件でのRTA(Rapid Thermal Annealing)で、PZT層104の結晶化アニールを行った。
第1及び第2の実験は、Pt層103の放置条件を変えて複数のサンプルを作製し、放置条件によってPZT層104の(222)配向率がどのように変化するか調べた。PZTの(222)配向率は、X線解析で測定した。
なお、Pt層103の形成後、放置前に、Ar雰囲気中、650℃で60秒間、昇温速度125℃/secの条件でのRTAを施した。これは、Pt層をキャパシタ下部電極とし、PZT層を強誘電体膜とする強誘電体メモリへの応用時に、Pt層の下地としてアルミナ層を形成する構造を想定して行った。このような構造では、Pt層の形成後に、下地アルミナ層の改質等を目的としてアニールを行うのが望ましい。放置前のアニールは、そのような応用時と熱履歴を揃えるために行った。
第1の実験について説明する。第1の実験は、サンプルをクリーンルーム内の棚に置いて大気放置した。室温は20℃程度であり、O2濃度は20%程度である。また、気流がある程度(例えば0.3m/秒程度)存在する。
第1の実験は、大気放置時間を、それぞれ1時間、3時間、6時間、12時間、及び15時間としたサンプルを準備し、放置時間とPZTの(222)配向率との関係を調べた。また、比較のため、大気放置なしの場合(Pt層のアニール後、直ぐにPZT層を形成した場合)についても調べた。
図2Aは、第1の実験の結果を示すグラフであり、各サンプルのPZTの(222)配向率を示す(なお以下、PZTの(222)配向率を、単に配向率と呼ぶ場合もある)。放置時間が1時間、3時間、6時間、12時間、及び15時間のそれぞれについて、3つずつのサンプルの結果が示されている。
大気放置なしのサンプルは、配向率が80%以下と非常に低い(このため、図2Aのプロットとしては現れていない)。放置時間が1時間以上になると、90%以上の高い配向率が得られる。
また、放置時間が6時間までは、放置時間が長いほど配向率が高くなる傾向が見られる。放置時間が6時間以上になると、安定して98%程度の配向率が得られている。放置時間1時間及び3時間では、97、98%程度の配向率が得られるサンプルがあるものの、配向率が95%程度のサンプルもあり、サンプル間での配向率のばらつきが目立つ。
第1の実験より、PZTの(222)配向率を高めるためには、1時間以上の大気放置が好ましい。なお、強誘電体メモリ製造時のリードタイムの観点からは、放置時間が長すぎるのは好ましくないので、放置時間の上限は例えば24時間である。
また、配向率をさらに高めるとともに、製品間のばらつきを抑制するためには、6時間以上の大気放置が好ましい。なお、図2Aに示す結果より、配向率のばらつきが抑制できる下限の放置時間は、3時間と6時間の間に存在すると推測できる。例えば5時間程度が下限と考えてもよいであろう。なお、放置時間6時間以上では、放置時間が長くなっても配向率はほぼ変わらない傾向が見られるので、放置時間の上限を、例えば12時間としてもよいであろう。
次に、第2の実験について説明する。第2の実験は、N2BOXにサンプルを入れて行った窒素雰囲気での放置(4時間)と、PCBOX(ウエハ格納ケース)にサンプルを入れて行った密閉状態での大気放置(6時間)と、(クリーンルームの、ある測定装置用のブースに備えられた)ヘパフィルタ近傍にサンプルを置いた気流の強い状態での大気放置(6時間)とを行った。
図2Bは、第2の実験の結果を示すグラフであり、各サンプルの配向率を示す。窒素雰囲気放置(放置場所1/N2−BOX4hr)について3つ、密閉状態での大気放置(放置場所2/PC−BOX6hr)について2つ、気流の強い状態での大気放置(放置場所3/ヘパフィルタ前6hr)について3つのサンプルの結果が示されている。併せて、第1の実験で説明した大気放置6時間の結果も示す。
窒素雰囲気放置は、配向率が88%程度と低かった。密閉状態での大気放置、及び気流の強い状態での大気放置は、概ね90%以上の高い配向率が得られた。ただし、密閉状態での大気放置は、一方のサンプルの配向率が89%程度であり、低い配向率となる傾向が見られ、また、他方のサンプルの配向率が96%程度であり、配向率のばらつきが大きい傾向が見られた。
さらに、大気中放置6時間以上で配向率98%程度のサンプルと、窒素雰囲気放置で配向率88%程度のサンプルについて、2次イオン質量分析(SIMS)により組成を分析した。その結果、大気中放置6時間以上で配向率98%程度のサンプルは、Pt層とPZT層との界面に、Pt酸化物に対応するOのピークが見られた。一方、窒素雰囲気放置で配向率88%程度のサンプルは、Pt層とPZT層との界面に、Pt酸化物に対応するOのピークが見られなかった。これより、Pt層表面にPt酸化物が生成していることにより、例えば90%以上の高い配向率が得られるものと推測される。
第1、第2の実験、及びSIMS分析より、Pt層を、酸素を含む雰囲気に曝し、Ptの酸化膜を形成することが、PZTの(222)配向率を高めるのに有効であると考えられる。
なお、第2の実験の気流の強い状態での大気放置、及び第1の実験の大気放置の方が、第2の実験の密閉状態での大気放置よりも、配向率を高めやすいようにも見える。このことは、気流の存在する場所に放置する方が、Pt層に酸素が接触しやすくなり、Pt酸化物が生成しやすくなることを示唆するようにも思われる。
ただし、現段階では、第2の実験の気流の強い状態での大気放置が、第1の実験の大気放置に比べて特に有効という結果が得られているわけではない。気流の条件の最適化等については、今後の研究課題となろう。積極的に気流の強い場所での大気放置を行うには、クリーンルーム内の気流の流出口から、例えば1.5m以内にサンプルを放置するのが好ましい。
なお、第1及び第2の実験における、酸素を含む雰囲気での放置は、温度20℃程度、O2濃度20%程度で行ったが、放置の温度、O2濃度はこれに限らない。温度については、クリーンルームでの実施という観点から、例えば21℃±5(16℃〜26℃、この範囲を室温と呼ぶこととする)が好ましい。
また、Pt酸化膜の形成を容易にするという観点から、高いO2濃度は好ましく思われ、O2濃度の上限は100%と考えられる。O2濃度を大気より高めた(例えば30%以上とした)容器中での(例えば、O2濃度が100%に近い、O2BOX中での)放置により、Ptの自然酸化に要する時間が短縮される可能性がある。一方、クリーンルームでの実施という観点から、O2濃度の下限は例えば18%程度となる。
なお、Pt酸化膜を生成するための酸素源として、O2の他、オゾン(O3)を使える可能性もあろう。なお、O3濃度は、5%以上が好ましいのではないかと思われる。
以上説明したように、Pt酸化膜の形成されたPt層上にPZT層を形成することにより、PZT層の配向性を高められることがわかった。
次に、本発明の実施例による半導体装置の製造方法について説明する。実施例の半導体装置は、Ptをキャパシタ下部電極に用いPZTを強誘電体膜に用いた強誘電体メモリを含む。強誘電体メモリの製造工程に、上述のようなPZTの配向率向上技術を適用することができる。
図3A〜図3Yは、実施例の半導体装置の製造方法を工程順に示す断面図であり、図4は、図3Iに対応する平面図である。
まず、図3Aに示すように、n型又はp型のシリコン(半導体)基板1表面に、素子分離絶縁膜2をLOCOS(Local Oxidation of Silicon)により形成する。素子分離絶縁膜2としてはLOCOSの他、STI(Shallow Trench Isolation)を採用してもよい。
そのような素子分離絶縁膜2を形成した後に、シリコン基板1のメモリセル領域Aと周辺回路領域Bにおける所定の活性領域(トランジスタ形成領域)にp型不純物及びn型不純物を選択的に導入して、pウェル3a及びnウェル3bを形成する。なお、周辺回路領域BではCMOSを形成するために、導電型を反転して、pウェルも形成される。
その後、シリコン基板1の活性領域表面を熱酸化して、ゲート絶縁膜4としてシリコン酸化膜を形成する。
次に、シリコン基板1の上側全面に非晶質又は多結晶のシリコン膜を形成し、pウェル3a上ではn型不純物、n型ウェル3b上ではp型不純物をシリコン膜内にイオン注入してシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィーにより所定の形状にパターニングして、ゲート電極5a〜5cを形成する。
メモリセル領域Aにおける1つのpウェル3a上には2つのゲート電極5a,5bがほぼ平行に配置され、それらのゲート電極5a,5bはワード線WLの一部を構成している。
次に、メモリセル領域Aにおいて、ゲート電極5a,5bの両側のpウェル3a内にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース/ドレインとなるn型不純物拡散領域6aを形成する。これと同時に、周辺回路領域Bのpウェルにもn型不純物拡散領域を形成する。続いて、周辺回路領域Bにおいて、ゲート電極5cの両側のnウェル3bにp型不純物をイオン注入して、pチャネルMOSトランジスタのソース/ドレインとなるp型不純物拡散領域6bを形成する。
続いて、シリコン基板1の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極5a〜5cの両側部分にのみ側壁絶縁膜7として残す。その絶縁膜として、例えばCVDにより酸化シリコン(SiO2)を形成する。
さらに、ゲート電極5a〜5cと側壁絶縁膜7をマスクに使用して、pウェル3a内に再びn型不純物イオンを注入することにより、LDD構造を備えたn型不拡散領域6aとし、さらに、nウェル3b内に再びp型不純物イオンを注入することにより、LDD構造を備えたp型不純物拡散領域6bとする。
なお、n型不純物とp型不純物の打ち分けは、レジストパターンを使用して行われる。
以上のように、メモリセル領域Aでは、pウェル3aとゲート電極5a,5bとその両側のn型不純物拡散領域6a等によってn型MOSFETが構成され、また、周辺回路領域Bでは、nウェル3bとゲート電極5cとその両側のp型不純物拡散領域6b等によってp型MOSFETが構成される。
次に、全面に高融点金属膜、例えば、Ti、Coの膜を形成した後に、この高融点金属膜を加熱してn型不純物拡散領域6a,p型不純物拡散領域6bの表面にそれぞれ高融点金属シリサイド層8a,8bを形成する(なお、ゲート電極上にもシリサイド層が形成される)。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
次に、プラズマCVDにより、シリコン基板1の全面にカバー膜9として酸窒化シリコン(SiON)膜を約200nmの厚さに形成する。さらに、TEOSガスを用いるプラズマCVDにより、第1の層間絶縁膜10として二酸化シリコン(SiO2)をカバー膜9上に約1.0μmの厚さに成長する。
続いて、第1の層間絶縁膜10を化学的機械研磨(CMP:Chemical Mechanical Polishing)により研磨してその表面を平坦化する。
次に、図3Bに示すように、成膜温度と成膜時間をそれぞれ20℃、14秒に設定し、DCスパッタリングにより、下部電極用導電膜の下側層11aとしてTi層を第1の層間絶縁膜10上に約20nmの厚さに形成する。下側層11aの成膜温度は20℃に限定されず、0℃〜300℃の温度であってよい。更に、下側層11aとしては、Ti層の他に、Ti、Pt−Ti合金、Ir−Ti合金、及びRu−Ti合金のいずれかよりなる層を形成してよい。
その後、下側層(Ti層)11aを形成するのに使用したチャンバからシリコン基板1を取り出し、下側層11aを、例えば、室温で約2時間大気に曝し、下側層11aの表面に、Tiの自然酸化膜を形成する。
次に、図3Cに示すように、成膜温度と成膜時間とをそれぞれ100℃、112秒に設定し、DCスパッタリングにより、下側層11a上にPt層を厚さ約175nm成膜して、上側層11bを形成する。このようにして、下側層11a(Ti層)上に上側層11b(Pt層)を積層した構造の下部電極用導電膜11が形成される。
大気に曝し自然酸化させたTi層(下側層11a)上にPt層(上側層11b)を形成することにより、Pt層の配向を(111)方向に揃えやすくなり、さらに、その上のPZT層の配向率向上につながる。なお、Ti層を大気に曝すこのような技術についての詳細は、特開2004−165235号公報の「発明の実施の形態」の欄に記載されている。なお、下側層11aは、下部電極用導電膜11と第1の層間絶縁膜10との密着強度を高める役割も果たす。
次に、図3Dに示すように、下部電極の上側層(Pt層)11bを形成するのに使用したチャンバからシリコン基板1を取り出し、上側層11bを、例えば、室温で約6時間大気に曝し、上側層11bの表面に、Ptの自然酸化膜を形成する。第1及び第2の実験で説明したように、Pt酸化膜上に、(後の工程で)PZT層を形成することにより、PZT層の配向性向上が図られる。
次に、図3Eに示すように、スパッタリングにより、PZT(Pb(Zr,Ti)O3)を下部電極用導電膜11の上に100〜300nmの厚さ、例えば240nmに形成し、これを強誘電体膜12として使用する。なお、強誘電体膜12の形成方法としては、スパッタリングの他に、MOCVD(Metal Organic Chemical Vapor Deposition)を用いることもできる。
なお、強誘電体膜(PZT層)12を形成する成膜装置において、PZT層のスパッタリング前に、ロードロックチャンバ内を、酸素を含む雰囲気(例えばO2雰囲気)とすることは、Pt酸化の観点から好ましいと考えられる。
続いて、アルゴンと酸素との混合ガス雰囲気中にシリコン基板1を置き、600℃以上の温度、例えば725℃で20秒間、昇温速度125℃/secの条件で、強誘電体膜12を構成するPZT層をRTA処理することにより、PZT層の結晶化処理を行う。
次に、図3Fに示すように、強誘電体膜12上に、上部電極用導電膜13として酸化イリジウム(IrO2)膜をスパッタリングにより100〜300nmの厚さ、例えば200nmの厚さに形成する。なお、上部電極用導電膜13として、プラチナ膜又は酸化ルテニウムストロンチウム(SRO)膜をスパッタリングにより形成してもよい。
次に、図3Gを参照する。上部電極形状のレジストパターンを上部電極用導電膜13上に形成した後に、そのレジストパターンをマスクに使用して上部電極用導電膜13をエッチングし、これにより残った上部電極用導電膜13をキャパシタの上部電極13aとして使用する。
そして、そのレジストパターンを除去した後に、温度650℃、60分間の条件で、強誘電体膜12を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜12に入ったダメージを回復させるために行われる。
続いて、メモリセル領域Aにおいて、キャパシタ上部電極13a及びその周辺にレジストパターンを形成した状態で強誘電体膜12をエッチングし、これにより残った強誘電体膜12をキャパシタの誘電体膜12aとして使用する。そして、そのレジストパターンを除去した後に、温度650℃、60分間で強誘電体膜12を酸素雰囲気中でアニールする。このアニールは、その下の膜に吸収された水分等を脱ガスするために行われる。
次に、図3Hに示すように、上部電極13a、誘電体膜12a及び下部電極用導電膜11の上に、エンキャップ層14としてPZT層をスパッタリングにより50nmの厚さに常温下で形成する。このエンキャップ層14は、還元され易い誘電体膜12aを水素から保護して、水素がその内部に入ることをブロックするために形成される。なお、エンキャップ層14として、PLZT膜、アルミナ膜、又は酸化チタン膜を形成してもよい。
その後に、酸素雰囲気中で、700℃、60秒間、昇温速度125℃/secの条件で、エンキャップ層14の下の強誘電体膜12を急速熱処理してその膜質を改善する。
次に、図3Iを参照する。エンキャップ層14の上にレジストを塗布し、これを露光、現像して上部電極13a及び誘電体膜12aの上とその周辺に残す。そして、レジストをマスクに使用して、エンキャップ層14、下部電極用導電膜11をエッチングし、これにより残った下部電極用導電膜11をキャパシタの下部電極11cとして使用する。エンキャップ層14、下部電極用導電膜11のエッチングは、塩素を用いたドライエッチングにより行われる。
そのレジストパターンを除去した後に、酸素雰囲気中で温度650℃、60分間の条件で、強誘電体膜12をアニールしてダメージから回復させる。
これにより、第1の層間絶縁膜10の上には、下部電極11c、誘電体膜12a、上部電極13aからなるキャパシタQが形成される。
メモリセル領域Aにおける絶縁膜を除いた平面構成を示すと図4のようになり、矩形状の1つの誘電体膜12aの上には複数の上部電極13aが形成され、また、誘電体膜12aの下の下部電極11cは誘電体膜12aの(紙面)上方に延在する形状となっている。なお、図4には、後述するコンタクトホール、ビット線等も描かれている。
次に、図3Jに示すように、キャパシタQ及び第1の層間絶縁膜10の上に、第2の層間絶縁膜15として膜厚1200nmのSiO2膜をCVDにより形成した後に、第2の層間絶縁膜15の表面をCMPにより平坦化する。第2の層間絶縁膜15の成長は、反応ガスとしてシラン(SiH4)を用いてもよいし、TEOSを用いて行ってもよい。第2の層間絶縁膜15の表面の平坦化は、上部電極13aの上面から200nmの厚さとなるまで行われる。
次に、図3Kに示すように、第2の層間絶縁膜15の上にレジスト16を塗布し、これを露光、現像して、メモリセル領域Aの不純物拡散層6aの上とキャパシタ下部電極11cの上と周辺回路領域Bの不純物拡散層6bの上にそれぞれホール形成用窓16a〜16eを形成する。
続いて、第1及び第2の層間絶縁膜10,15、カバー膜9をドライエッチングして、メモリセル領域Aの不純物拡散層6a、キャパシタ下部電極11cの上にコンタクトホール15a〜15eを形成するとともに、周辺回路領域Bの不純物拡散層6bの上にもコンタクトホール15d、15eを形成する。第1及び第2の層間絶縁膜10,15とカバー膜9は、CF系ガス、例えばCHF3にCF4、Arを加えた混合ガスを用いてエッチングされる。
このエッチングの際には、キャパシタQの下部電極11cを覆っているPZTエンキャップ層14のエッチングレートが他の絶縁膜よりも小さいので、下部電極11aの上に形成される浅いコンタクトホール15cと他のコンタクトホール15a,15b,15d,15eのエッチング深さの違いはエンキャップ層14によって吸収される。
なお、コンタクトホール15a〜15eは、上が広くて下が狭いテーパ状となり、不純物拡散層6a、6bの上のコンタクトホール15a,15b,15d,15eの深さ方向中央での直径は約0.5μmとなる。その後、レジスト16を除去する。
次に、図3Lに示すように、第2の層間絶縁膜15の上とコンタクトホール15a〜15eの内面にRF前処理エッチングを行った後、それらの上にスパッタリングによりチタン(Ti)膜を20nm、窒化チタン(TiN) 膜を50nmの厚さに形成し、これらの膜をグルー膜17とする。さらに、フッ化タングステンガス(WF6)、アルゴン、水素の混合ガスを使用するCVDにより、グルー膜17の上にタングステン膜18を形成する。なお、タングステン膜18の成長初期にはシラン(SiH4)ガスも使用する。タングステン膜18は、各コンタクトホール15a〜15eを完全に埋め込む厚さ、例えば第2の層間絶縁膜15上で500nm程度とする。
なお、コンタクトホール15a〜15eはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン膜18には空洞(す、ボイドともいう)が形成され難い。
次に、図3Mに示すように、第2の層間絶縁膜15上のタングステン膜18とグルー膜17をCMPにより除去し、各コンタクトホール15a〜15e内にのみ残す。これにより、コンタクトホール15a〜15e内のタングステン膜18とグルー膜17をプラグ18a〜18eとして使用する。ここで、CMPの代わりにエッチバックを用いると、タングステン膜18のエッチングとグルー膜17のエッチングでそれぞれ異なるエッチングガスが必要となるので、エッチング管理に手間がかかる。
なお、メモリセル領域Aの1つのpウェル3aにおいて、2つのゲート電極5a,5bに挟まれるn型不純物拡散領域6a上の第1のプラグ18aは、後述するビット線に接続され、さらに、残り2つの第2のプラグ18bは、後述する配線を介してキャパシタQの上部電極13aに接続される。さらに、下部電極11cの上のコンタクトホール15cとその中のプラグ18cは、図4に示したように、誘電体膜12aからはみ出した部分に形成されるものであるが、図3M以降の図面では、理解を容易にするために、メモリセル領域Aの不純物拡散層6a上の複数のプラグ18a,18bの延長上にあるように便宜的に描かれている。
その後に、コンタクトホール15a〜15e形成後の洗浄処理、CMP後の洗浄処理等の工程で第2の層間絶縁膜15表面に付着したり内部に浸透した水分を除去するために、再び、真空チャンバ中で390℃の温度で第2の層間絶縁膜15を加熱して水を外部に放出させる。このような脱水処理の後に、第2の層間絶縁膜15を加熱しながらN2プラズマに曝して膜質を改善するアニールを例えば2分間行う。
続いて、図3Nに示すように、第2の層間絶縁膜15とプラグ18a〜18eの上に、プラズマCVDによりSiON膜を例えば100nmの厚さに形成する。このSiON膜は、シラン(SiH4)とN2Oの混合ガスを用いて形成され、プラグ18a〜18eの酸化を防止するための酸化防止膜19として使用される。
次に、図3Oに示すように、フォトリソグラフィーによりエンキャップ層14と第2の層間絶縁膜15をパターニングして、キャパシタQの上部電極13a上にコンタクトホール15fを形成する。
この後に、550℃、60分間の条件で、キャパシタQの誘電体膜12aを酸素雰囲気中でアニールして、誘電体膜12aの膜質を改善する。この場合、プラグ18a〜18eは酸化防止膜19によって酸化が防止される。
その後に、図3Pに示すように、CF系のガスを用いてSiON酸化防止膜19をドライエッチングする。そして、RFエッチングによりプラグ18a〜18e、上部電極13aの各表面を約10nmエッチングして清浄面を露出させる。
次いで、図3Qに示すように、第2の層間絶縁膜15、プラグ18a〜18e、キャパシタQのコンタクトホール15fの上に、アルミニウムを含む4層構造の導電膜をスパッタリングにより形成する。その導電膜は、下から順に、膜厚50nmの窒化チタン膜、膜厚500nmの銅含有(0.5%)アルミニウム膜、膜厚5nmのチタン膜、膜厚100nmの窒化チタン膜である。そして、その導電膜をフォトリソグラフィーによりパターニングして、コンタクトパッド20a、20cと一層目の配線20b、20d〜20fを形成する。
ここで、メモリセル領域Aにおいて、pウェル3aの上の2つのゲート電極5a,5bの間にあるプラグ18aの上にはコンタクトパッド20aが形成されている。また、素子分離絶縁膜2とゲート電極5a,5bの間にあるプラグ18bとキャパシタQの上部電極13aはコンタクトホール15fを通して配線20bによって接続される。さらに、キャパシタQの下部電極11a上のプラグ18c上には、図4に示す配置で、別のコンタクトパッド20cが形成されている。
なお、フォトリソグラフィーに使用されるレジストパターンは、コンタクトパッド20a、配線20b等を形成した後に除去される。
次に、図3Rに示すように、TEOSをソースに用いたプラズマCVDによりSiO2膜を第3の層間絶縁膜21として2300nmの厚さに形成し、この層間絶縁膜21により第2の層間絶縁膜15、コンタクトパッド20a,20c及び配線20b等を覆う。続いて、第3の層間絶縁膜21の表面をCMPにより平坦化する。
この後に、真空チャンバ中で390℃の温度で第3の層間絶縁膜21を加熱して水を外部に放出させる。このような脱水処理の後に、第3の層間絶縁膜21を加熱しながらN2Oプラズマに曝して脱水と膜質改善を行う。
続いて、図3Sに示すように、TEOSを用いてプラズマCVDによりSiO2よりなる保護絶縁膜22を第3の層間絶縁膜21の上に100nm以上の厚さに形成する。第3の層間絶縁膜21にす(ボイド)が生じている場合は、この保護絶縁膜22によりそのボイドが塞がれる。この後に、真空チャンバ中で390℃の温度で保護絶縁膜22の脱水処理をし、加熱しながらN2Oプラズマに曝して脱水と膜質改善を行う。
次に、図3Tに示すように、フォトリソグラフィーにより第3の層間絶縁膜21と保護絶縁膜22をパターニングして、メモリセル領域Aのpウェル3aの真ん中にあるコンタクトパッド20aの上と、キャパシタQの下部電極11aの上の配線20cと、周辺回路領域Bの配線20fの上にホール22a〜22cを形成する。
次に、保護絶縁膜22の上面とホール22a〜22cの内面の上に、RF前処理エッチングを行った後、膜厚90nm〜150nmの窒化チタン(TiN) よりなるグルー膜23をスパッタリングにより形成し、その後、ホール22a〜22cを埋め込むようにブランケットタングステン膜24をCVDにより例えば800nmの厚さに形成する。このブランケットタングステン膜24の成長には、WF6、H2を含むソースガスを使用する。ところで、グルー膜23の膜厚を90nm以上としたのは、比較的厚いタングステン膜24の形成に使用されるH2が保護絶縁膜22内に浸透してキャパシタQへダメージを与えることを緩和するためである。なお、上記したように、図3Lに示したタングステン膜18は直径の小さいコンタクトホール15a〜15f内に充填するために薄く形成されるので、その上のTiNグルー膜17の膜厚は50nmと薄くてもよい。
次に、図3Uに示すように、タングステン膜24をエッチバックしてホール22a〜22cの中にのみ残し、ホール22a〜22c内のタングステン膜24を二層目のプラグ25a〜25cとして使用する。これにより、保護絶縁膜22の上にはTiNグルー膜23が残った状態となる。
次に、図3Vに示すように、TiNグルー膜23、プラグ25a〜25cの上に3層構造の導電膜26をスパッタリングにより形成する。その導電膜26は、下から順に、膜厚500nmの銅含有(0.5%)アルミニウム膜、膜厚5nmのチタン膜、膜厚100nmの窒化チタン膜である。
そして、図3Wに示すように、導電膜26をフォトリソグラフィーによりパターニングして、二層目のコンタクトパッド、二層目のアルミニウム配線を形成する。例えば、メモリセル領域Aにおいて、pウェル3aの中央の不純物拡散層6aの上方にはプラグ18a,25a、コンタクトパッド20aを介して接続されるビット線26aが形成され、また、キャパシタQの下部電極11cの上方には、プラグ18c,25b、コンタクトパッド20cを介して接続される二層目の配線26bが形成され、さらに周辺回路領域Bの一層目のアルミニウム配線20fの上にはプラグ25cを介して接続される二層目のアルミニウム配線26cが形成されている。この状態の平面図を示すと、図4のようになる。
次に、図3Xに示すような構造を、図3S〜図3Wに示したような工程を繰り返して形成する。その工程は次のようになる。
まず、TEOSをソースに用いたプラズマCVDによりSiO2膜を第4の層間絶縁膜27として2300nmの厚さに形成し、この層間絶縁膜27により下側の保護絶縁膜22、配線26a〜26cを覆う。続いて、第4の層間絶縁膜27の表面をCMPにより平坦化する。この後に、真空チャンバ中で390℃の温度で第4の層間絶縁膜27を加熱して水を外部に放出させる。このような脱水処理の後に、第4の層間絶縁膜27をN2Oプラズマに曝して膜質を改善する。
続いて、TEOSを用いてプラズマCVDによりSiO2よりなる上側の保護絶縁膜28を第4の層間絶縁膜27の上に100nm以上の厚さに形成する。この後に、真空チャンバ中で390℃の温度で保護絶縁膜28の脱水処理をし、加熱しながらN2Oプラズマに曝して膜質を改善する。さらに、フォトリソグラフィーにより第4の層間絶縁膜27と保護絶縁膜28をパターニングして、キャパシタQの下部電極11cに電気的に接続される二層目のアルミニウム配線26bの上にホール27aを形成する。フォトリソグラフィーにはレジストマスクを用いるがホール27aを形成した後に除去される。
次に、保護絶縁膜28の上面とホール27aの内面の上に、膜厚90nm〜150nmの窒化チタン(TiN)よりなるグルー膜29をスパッタリングにより形成し、その後、ホール27aを埋め込むようにブランケットタングステン膜をCVDにより800nmの厚さに形成する。さらに、ブラケットタングステン膜をエッチバックしてホール27aの中にのみ残し、ホール27a内のブラケットタングステン膜を三層目のプラグ30として使用する。
これにより、保護絶縁膜28の上にはTiNグルー膜29が残った状態となる。
その後、グルー膜29、プラグ30の上に2層構造の導電膜をスパッタリングにより形成する。その導電膜は、下から順に、膜厚500nmの銅含有(0.5%)アルミニウム膜、膜厚100nmの窒化チタン膜である。そして、導電膜をフォトリソグラフィーによりパターニングして、三層目のアルミニウム配線31a〜31fを形成する。
次に、図3Yに示すように、TEOSをソースに用いたプラズマCVDによってSiO2よりなる保護絶縁膜32を100nmの厚さに形成する。その後に、真空チャンバ中で390℃の温度で保護絶縁膜32を加熱して水を外部に放出させる。このような脱水処理の後に、保護絶縁膜32をN2Oプラズマに曝して脱水とともに膜質を改善する。
続いて、保護絶縁膜32上にシリコン窒化膜33をCVDにより350nmの厚さに形成して保護絶縁膜32への水の侵入を阻止する。
その後に、シリコン窒化膜33の上にポリイミド膜を3μmの厚さに塗布し、これを230℃で30分間のベークを施して、これをカバー膜34とする。以上のようにして、実施例の半導体装置が形成される。
なお、本実施例の変形例として、キャパシタ下部電極の下側層のTi層を省いて、Pt層をキャパシタ下部電極とし、キャパシタ下部電極のPt層の下地としてアルミナ層を形成することもできる。第1及び第2の実験で説明したように、このような構造では、下部電極Pt層形成後に、下地アルミナ層の改質等を目的としてアニールを行うのが望ましい(例えば、Ar雰囲気中、650℃で60秒間、昇温速度125℃/secの条件でのRTAを施す)。なお、このアニールを、酸素を含む雰囲気中で行い、Ptの酸化を促進する方法も考えられる。また、Pt層に対するアニールを行う装置のロードロックチャンバ内を、酸素を含む雰囲気とすることは、Pt酸化の観点から好ましいと考えられる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
半導体基板上方に、絶縁膜を形成する工程と、
前記絶縁膜上方に、Ptで下部電極用導電膜を形成する工程と、
前記下部電極用導電膜を、酸素を含む雰囲気に曝し、Ptの酸化膜を形成する工程と、
前記下部電極用導電膜上に、PZTで強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極用導電膜を形成する工程と
を有する半導体装置の製造方法。
(付記2)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、大気中に5時間以上放置する付記1に記載の半導体装置の製造方法。
(付記3)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、クリーンルーム内の気流の流出口から1.5m以内の場所に置いて大気放置する付記1に記載の半導体装置の製造方法。
(付記4)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、16℃〜26℃の範囲内の温度で大気放置する付記1に記載の半導体装置の製造方法。
(付記5)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、O2濃度が30%以上の容器中に放置する付記1に記載の半導体装置の製造方法。
(付記6)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、オゾンに曝す付記1に記載の半導体装置の製造方法。
(付記7)
前記Ptの酸化膜を形成する工程は、前記PZTで強誘電体膜を形成する工程で用いる成膜装置のロードロックチャンバ内を、酸素を含む雰囲気とする付記1に記載の半導体装置の製造方法。
(付記8)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、酸素を含む雰囲気でアニールする付記1に記載の半導体装置の製造方法。
(付記9)
さらに、前記Ptで下部電極用導電膜を形成する工程の後に、前記下部電極用導電膜をアニールする工程を有し、
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜をアニールする工程で用いるアニール装置のロードロックチャンバ内を、酸素を含む雰囲気とする付記1に記載の半導体装置の製造方法。
(付記10)
さらに、
前記絶縁膜上方に、Tiで下側下部電極用導電膜を形成する工程と、
前記下側下部電極用導電膜を、酸素を含む雰囲気に曝し、Tiの酸化膜を形成する工程と
を有し、
前記Ptで下部電極用導電膜を形成する工程は、前記下側下部電極用導電膜上に、Ptで上側下部電極用導電膜を形成する付記1〜9のいずれか1つに記載の半導体装置の製造方法。
(付記1)
半導体基板上方に、絶縁膜を形成する工程と、
前記絶縁膜上方に、Ptで下部電極用導電膜を形成する工程と、
前記下部電極用導電膜を、酸素を含む雰囲気に曝し、Ptの酸化膜を形成する工程と、
前記下部電極用導電膜上に、PZTで強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極用導電膜を形成する工程と
を有する半導体装置の製造方法。
(付記2)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、大気中に5時間以上放置する付記1に記載の半導体装置の製造方法。
(付記3)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、クリーンルーム内の気流の流出口から1.5m以内の場所に置いて大気放置する付記1に記載の半導体装置の製造方法。
(付記4)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、16℃〜26℃の範囲内の温度で大気放置する付記1に記載の半導体装置の製造方法。
(付記5)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、O2濃度が30%以上の容器中に放置する付記1に記載の半導体装置の製造方法。
(付記6)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、オゾンに曝す付記1に記載の半導体装置の製造方法。
(付記7)
前記Ptの酸化膜を形成する工程は、前記PZTで強誘電体膜を形成する工程で用いる成膜装置のロードロックチャンバ内を、酸素を含む雰囲気とする付記1に記載の半導体装置の製造方法。
(付記8)
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、酸素を含む雰囲気でアニールする付記1に記載の半導体装置の製造方法。
(付記9)
さらに、前記Ptで下部電極用導電膜を形成する工程の後に、前記下部電極用導電膜をアニールする工程を有し、
前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜をアニールする工程で用いるアニール装置のロードロックチャンバ内を、酸素を含む雰囲気とする付記1に記載の半導体装置の製造方法。
(付記10)
さらに、
前記絶縁膜上方に、Tiで下側下部電極用導電膜を形成する工程と、
前記下側下部電極用導電膜を、酸素を含む雰囲気に曝し、Tiの酸化膜を形成する工程と
を有し、
前記Ptで下部電極用導電膜を形成する工程は、前記下側下部電極用導電膜上に、Ptで上側下部電極用導電膜を形成する付記1〜9のいずれか1つに記載の半導体装置の製造方法。
101…シリコン基板、102…酸化シリコン層、103…Pt層、104…PZT層、1…シリコン基板(半導体基板)、2…素子分離絶縁膜、3a、3b…ウェル、4…ゲート絶縁膜、5a〜5c…ゲート電極、6a,6b…不純物拡散層、7…側壁絶縁膜、8a,8b…高融点金属シリサイド膜、9…カバー膜、10…層間絶縁膜、11…下部電極用導電膜、11a…下側層、11b…上側層(Pt層)、11c…下部電極、12…強誘電体膜(PZT層)、12a…誘電体膜、13…上部電極用導電膜、13a…上部電極、14…エンキャップ層、15…層間絶縁膜、15a〜15f…コンタクトホール、16…レジスト、17…グルー膜、18…タングステン層、18a〜18e…プラグ、19…酸化防止膜、20a,20c…コンタクトパッド、20b,20c〜20f…配線、21…層間絶縁膜、22…保護絶縁膜、23…グルー膜、24…タングステン膜、25a〜25c…プラグ、26…導電層、27…層間絶縁膜、28…保護絶縁膜、29…密着層、30…プラグ、31a〜31f…配線、32…保護絶縁膜、33…シリコン窒化膜、34…カバー膜、101…トランスファチャンバ、102…Tiチャンバ、103…Ptチャンバ、A…メモリセル領域、B…周辺回路領域、Q…キャパシタ。
Claims (5)
- 半導体基板上方に、絶縁膜を形成する工程と、
前記絶縁膜上方に、Ptで下部電極用導電膜を形成する工程と、
前記下部電極用導電膜を、酸素を含む雰囲気に曝し、Ptの酸化膜を形成する工程と、
前記下部電極用導電膜上に、PZTで強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極用導電膜を形成する工程と
を有する半導体装置の製造方法。 - 前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、大気中に5時間以上放置する請求項1に記載の半導体装置の製造方法。
- 前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、O2濃度が30%以上の容器中に放置する請求項1に記載の半導体装置の製造方法。
- 前記Ptの酸化膜を形成する工程は、前記下部電極用導電膜を、オゾンに曝す請求項1に記載の半導体装置の製造方法。
- 前記Ptの酸化膜を形成する工程は、前記PZTで強誘電体膜を形成する工程で用いる成膜装置のロードロックチャンバ内を、酸素を含む雰囲気とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009275060A JP2011119417A (ja) | 2009-12-03 | 2009-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009275060A JP2011119417A (ja) | 2009-12-03 | 2009-12-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011119417A true JP2011119417A (ja) | 2011-06-16 |
Family
ID=44284414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009275060A Pending JP2011119417A (ja) | 2009-12-03 | 2009-12-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011119417A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013230427A (ja) * | 2012-04-27 | 2013-11-14 | Univ Of Tokyo | 光触媒およびその製造方法 |
US10406516B2 (en) | 2012-03-08 | 2019-09-10 | The University Of Tokyo | Electrode for water-splitting reaction and method for producing the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004165235A (ja) * | 2002-11-11 | 2004-06-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
WO2008016044A1 (en) * | 2006-08-02 | 2008-02-07 | Ulvac, Inc. | Film-forming method and film-forming apparatus |
JP2009076572A (ja) * | 2007-09-19 | 2009-04-09 | Seiko Epson Corp | 強誘電体キャパシタの製造方法、強誘電体メモリ装置の製造方法 |
JP2009206189A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
-
2009
- 2009-12-03 JP JP2009275060A patent/JP2011119417A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004165235A (ja) * | 2002-11-11 | 2004-06-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
WO2008016044A1 (en) * | 2006-08-02 | 2008-02-07 | Ulvac, Inc. | Film-forming method and film-forming apparatus |
JP2009076572A (ja) * | 2007-09-19 | 2009-04-09 | Seiko Epson Corp | 強誘電体キャパシタの製造方法、強誘電体メモリ装置の製造方法 |
JP2009206189A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10406516B2 (en) | 2012-03-08 | 2019-09-10 | The University Of Tokyo | Electrode for water-splitting reaction and method for producing the same |
JP2013230427A (ja) * | 2012-04-27 | 2013-11-14 | Univ Of Tokyo | 光触媒およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4785030B2 (ja) | 半導体装置とその製造方法 | |
JP3907921B2 (ja) | 半導体装置の製造方法 | |
JP4901105B2 (ja) | 半導体装置の製造方法 | |
JP2006049795A (ja) | 半導体装置及びその製造方法 | |
JP2007165350A (ja) | 半導体装置の製造方法 | |
JP2005183842A (ja) | 半導体装置の製造方法 | |
JP2008210893A (ja) | 半導体装置とその製造方法 | |
JP4261267B2 (ja) | 半導体素子のキャパシタ形成方法 | |
JP2007273899A (ja) | 半導体装置及びその製造方法 | |
JPWO2004059736A1 (ja) | 半導体装置の製造方法 | |
JP2011119417A (ja) | 半導体装置の製造方法 | |
US20080179645A1 (en) | Semiconductor device and method of producing the same | |
JP3795882B2 (ja) | 半導体装置およびその製造方法 | |
JP2004023086A (ja) | 半導体装置の製造方法 | |
JP2004095866A (ja) | 半導体装置及びその製造方法 | |
JP2002026295A (ja) | 高誘電体キャパシタ及びその製造方法 | |
JP2003273217A (ja) | 半導体装置及びその製造方法 | |
JP2017123388A (ja) | 半導体装置及びその製造方法 | |
JP2004165235A (ja) | 半導体装置及びその製造方法 | |
JP2008159924A (ja) | 半導体装置の製造方法 | |
JP2004039816A (ja) | 半導体装置及びその製造方法 | |
JP2002299583A (ja) | 半導体集積回路装置およびその製造方法 | |
KR100604668B1 (ko) | 콘케이브형 캐패시터를 포함하는 반도체소자 및 그 제조방법 | |
JP4787152B2 (ja) | 半導体装置及びその製造方法 | |
JP4718193B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120906 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140121 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140122 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140603 |