JP4718193B2

JP4718193B2 - 半導体装置の製造方法

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Publication number: JP4718193B2
Application number: JP2005009663A
Authority: JP
Inventors: 孝介原
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-01-17
Filing date: 2005-01-17
Publication date: 2011-07-06
Anticipated expiration: 2025-01-17
Also published as: JP2006202785A

Description

本発明は、半導体装置の製造方法、特に金属酸化物誘電体を用いたキャパシタを備える半導体装置の製造方法に関する。

金属酸化物誘電体、特に金属酸化物強誘電体（以下、強誘電体）を容量絶縁膜に用いるキャパシタは、強誘電体メモリを構成する重要な要素となっている。強誘電体キャパシタの構造にはいくつかの種類があるが、現在はスタック型のキャパシタ構造が主流となっている。スタック型の強誘電体キャパシタは、キャパシタの電極及び強誘電体膜をフィールド酸化膜やトランジスタのゲート電極の上方にまで延在させることにより、キャパシタ電極間の対向面積を増大させて容量を増加させることができる一方で、メモリセル構造の占有面積を縮小することができるという優れた特徴を有する。そのため、スタック型の強誘電体キャパシタは、半導体装置の高集積化に非常に適した構造とされている。

ところで、金属酸化物である強誘電体を用いてキャパシタを形成する場合、強誘電体の焼結やエッチング後の特性回復のため、高温（６００〜８００℃）かつ酸素雰囲気中での熱処理が必要となる。そのため、強誘電体からなる容量絶縁膜に接する両電極には、耐酸化性に優れたＰｔ（白金）やＩｒ（イリジウム）などの貴金属が用いられる。特にＰｔは、プロセス安定性、加工性などの面から最もよく使用されている。

強誘電体キャパシタを備える半導体装置に関する発明が、例えば、特許文献１乃至３に記載されている。

特許文献１に記載の半導体装置における強誘電体キャパシタは、層間絶縁膜に形成されたコンタクトホールの内部を埋め込むと共に層間絶縁膜の上部表面上に沿って延びるように形成されたプラグ電極層（ＴｉＮ）と、そのプラグ電極層上に形成された高融点貴金属層（Ｐｔ）からなる下部電極と、その下部電極上に形成された強誘電体膜（ＰＺＴ）と、その強誘電体膜上に形成された上部電極とを備えている。プラグ電極層を層間絶縁膜の上部表面上に沿って延びるように形成することにより、その上に形成される下部電極に段差が生じないようにしている。これにより、下部電極の段差に起因する強誘電体膜の部分的な薄膜化を抑制し、キャパシタの耐圧特性及び耐圧リーク特性を改善している。

特許文献２に記載の半導体装置における強誘電体キャパシタは、下部電極（Ｐｔ）と、強誘電体膜（ＰＺＴ）と、上部電極（Ｐｔ）とからなるキャパシタの表面に窒化アルミニウム（ＡｌＮ）からなる保護膜を備えている。これにより、トランジスタなどの特性改善のために最終工程で行う水素混合窒素ガス雰囲気中においての熱処理、いわゆるシンター工程において、強誘電体膜の表面が還元反応を起こして変質することを阻止するとともに、強誘電体膜と上下電極間の剥離を防止している。

特許文献３に記載の半導体装置における強誘電体キャパシタは、キャパシタの上部電極上にバリア層、ストッパ層及び密着層からなる積層導電膜を備えている。これにより、キャパシタの上部電極の材料であるＰｔと、その上に形成される金属配線の主材料であるＡｌとが反応しないようにバリア性を持たせている。
特開平５−２９９６０１（第８−１０頁、第１図）特開平７−１１１３１８号公報（第４−５頁、第１図）特開平１０−２５６５０３号公報（第５−８頁、第１図）

強誘電体キャパシタの電極材料であるＰｔは、配線の主材料であるＡｌと過剰に反応することが知られている。この反応により、Ａｌ配線にボイドが形成されたり、反応が激しくなる場合にはＡｌ配線パターンが剥離したりする。そのため、Ｐｔ電極とＡｌ配線との間には、ＴｉＮ（窒化チタン）などのバリア膜を形成することが一般的となっている。

しかしながら、半導体装置の高集積化、微細化の進展に伴い、強誘電体キャパシタと主配線とを接続するためのコンタクト孔のアスペクト比、すなわち、コンタクト孔の径に対するコンタクト孔の深さの寸法比が大きくなると、コンタクト孔内部をバリア膜で十分に被覆することが困難となる。そして、バリア膜の被覆が不完全な状態でＡｌ配線を形成すると、コンタクト孔の底部において電極材料のＰｔと主配線材料のＡｌとが反応し、上述したような問題を引き起こしてしまう。

特許文献１に記載の発明では、強誘電体キャパシタの下部電極に接続されるプラグのオーバーエッチングに起因する段差を解消し、キャパシタの耐圧特性及び耐圧リーク特性を改善することを主目的としており、本件が課題とする電極材料のＰｔと主配線材料のＡｌとの反応を抑制する方法についての具体的な記載は特になされていない。

特許文献２に記載の発明では、トランジスタなどの特性改善のために最終工程で行われる水素混合窒素ガス雰囲気中での熱処理において、強誘電体膜の表面が還元反応を起こして変質することを阻止することを主目的としており、本件が課題とする電極材料のＰｔと主配線材料のＡｌとの反応を抑制する方法についての具体的な記載は特になされていない。

特許文献３に記載の発明では、上部電極上にバリア層、ストッパ層及び密着層からなる積層導電膜を設けて、上部電極材料のＰｔと主配線材料のＡｌとの反応を抑制している。しかしながら、この発明に係る強誘電体キャパシタの製造方法では、バリア層、ストッパ層及び密着層からなる積層導電膜と、上部電極と、強誘電体膜とを同一工程でエッチング加工しており、加工後に強誘電体膜の特性回復のために行われるべき酸素雰囲気中での熱処理（この文献中では特に記載されていない）において、バリア層の材料、例えば、Ｔｉ系の金属が容易に酸化されてしまい、強誘電体キャパシタの電気特性が低下すると共にバリア層などが剥離する虞がある。

本発明に係る半導体装置の製造方法は、強誘電体膜を容量絶縁膜に用いるキャパシタを備える半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板の上方に第１電極を形成する工程と、第１電極上に強誘電体膜を形成する工程と、強誘電体膜をエッチング加工する工程と、強誘電体膜のエッチング加工工程後に、半導体基板を酸素雰囲気中で熱処理する工程と、酸素雰囲気中での熱処理工程後に、強誘電体膜の上面に第１導電膜とバリア膜としての第２導電膜との積層膜からなる第２電極を形成する工程と、第２電極を覆うように絶縁膜を形成する工程と、絶縁膜に第２電極のバリア膜の上面の一部を露出する開口部を形成する工程と、開口部内に第３導電膜を形成する工程と、を含み、第２導電膜は、第１導電膜と第３導電膜との反応を抑制するためのバリア膜であることを特徴とする。

本発明に係る半導体装置の製造方法によれば、キャパシタの第２電極（上部電極）の主電極膜となる第１導電膜の上面に、第１導電膜（Ｐｔ）と第３導電膜（Ａｌ）との反応を抑制するためのバリア膜である第２導電膜（Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ）を形成したので、第２電極と第３導電膜とを接続する開口部のアスペクト比が増大し、配線層の下層に形成される通常のバリア膜、すなわち、第４導電膜（ＴｉＮ）で開口部内を十分に被覆することができなかったとしても、第１導電膜と第３導電膜とが反応することを効果的に抑制することができる。また、強誘電体膜からなる容量絶縁膜の特性回復のために行う酸素雰囲気中での熱処理を、第２電極の形成前、すなわち、上部電極の形成前に行うようにしたので、主電極膜である第１導電膜の上面に形成されるバリア膜、すなわち、第２導電膜が酸化されることはない。これらにより、強誘電体キャパシタを備える半導体装置、すなわち、強誘電体メモリセルの信頼性及び製造歩留を向上させることが可能となる。

〔キャパシタ構造及び配線構造〕
図１は、本発明の一実施形態に係る半導体装置に用いられる強誘電体キャパシタ１２の構造及びその配線構造の概略図である。

強誘電体キャパシタ１２は、下部電極６と、下部電極６上に形成される容量絶縁膜７と、容量絶縁膜７上に形成される上部電極１０とで構成されている。

下部電極６は、下層から導電膜６ａ、６ｂ、６ｃ及び６ｄの積層構造となっている。導電膜６ａは、後述する強誘電体膜からなる容量絶縁膜７の加工後に行われる酸素雰囲気中での熱処理において、導電膜６ａの下面に接続される金属配線（図示せず）、例えば、Ｗ（タングステン）を材料とするプラグに対する酸化防止膜で、例えば、ＴｉＡｌＮ（窒化チタンアルミ）を材料としている。導電膜６ｂは、導電膜６ａと同様に導電膜６ａの下面に接続される金属配線（図示せず）に対する酸化防止膜で、例えば、Ｉｒ（イリジウム）を材料としている。導電膜６ｃは、下層の導電膜６ｂと上層の導電膜６ｄとの間の反応防止膜で、例えば、ＩｒＯ_２（酸化イリジウム）を材料としている。なお、導電膜６ｂ及び６ｃの積層膜、すなわち、Ｉｒ及びＩｒＯ_２の積層膜は、下層の導電膜６ａと上層の導電膜６ｄとの間の密着層としての機能と、強誘電体キャパシタ１２の下方からの水素拡散に対するバリア膜としての機能とを併せ持っている。導電膜６ｄは、下部電極６の主電極膜で、耐酸化性に優れた貴金属材料、例えば、Ｐｔ（白金）を材料としている。

容量絶縁膜７は、金属酸化物である強誘電体膜で、例えば、ＳＢＴ（タンタル酸ストロンチウムビスマス：ＳｒＢｉ_２Ｔａ_２Ｏ_９）系化合物やＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｔｉ，Ｚｒ）Ｏ_３））系化合物、さらにはＢＬＴ（チタン酸ビスマスランタン：（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２）系化合物などを材料としている。

上部電極１０は、下層から導電膜１０ａ、１０ｂ及び１０ｃの積層構造となっている。導電膜１０ａは、上部電極１０の主電極膜で、下部電極６の主電極膜である導電層６ｄと同様に耐酸化性に優れた貴金属材料、例えば、Ｐｔを材料としている。導電膜１０ｂは、下層の導電膜１０ａと後述する配線層１６との反応を抑制するためのバリア膜であると同時に、下層の導電膜１０ａと上層の導電膜１０ｃとの間の密着層でもあり、例えば、Ｔｉ（チタン）を材料としている。導電膜１０ｃは、下層の導電膜１０ａと後述する配線層１６との反応を抑制するためのバリア膜で、例えば、ＴｉＮ（窒化チタン）を材料としている。なお、導電膜１０ａと配線層１６との反応を抑制するために導電膜１０ａ上に形成される導電膜は、Ｔｉを材料とする導電膜１０ｂと、ＴｉＮを材料とする導電膜１０ｃとの積層構造に限定されるものではなく、実際には、Ｔｉ、ＴｉＮ、Ｔａ（タンタル）あるいはＴａＮ（窒化タンタル）のいずれかの膜を少なくとも１層含む構造であればよい。

絶縁膜９及び１３は、強誘電体キャパシタ１２を覆う層間絶縁膜で、例えば、シリコン酸化膜を材料としている。なお、図１において、絶縁膜９と１３との間で境界線が描かれているが、実際には一体に形成されており、構造上特にその区別はない。コンタクト孔１４は、強誘電体キャパシタ１２と外部素子とを電気的に接続するための開口部で、上部電極１０上の絶縁膜１３に形成される。導電膜１５は、上部電極１０の主電極膜である導電膜１０ａと、後述する配線層１６との反応を抑制するためのバリア膜で、絶縁膜１３上の一部及びコンタクト孔１４の内部に形成される。導電膜１５は、例えば、ＴｉＮを材料としている。配線層１６は、強誘電体キャパシタ１２と外部素子とを電気的に接続するための金属配線で、コンタクト孔１４の内部を埋め込むように導電層１５上に形成される。配線層１６は、例えば、Ａｌを主成分としている。

このように、本発明の一実施形態に係る半導体装置に用いられる強誘電体キャパシタ１２の構造及びその配線構造では、上部電極１０の主電極膜である導電膜１０ａの上面に、導電膜１０ａの材料であるＰｔと、配線層１６の材料であるＡｌとの反応を抑制するためのバリア膜、例えば、Ｔｉからなる導電膜１０ｂと、ＴｉＮからなる導電膜１０ｃとを備えている。これにより、コンタクト孔１４のアスペクト比が増大し、配線層１６の下層に形成される通常のバリア膜、すなわち、ＴｉＮからなる導電膜１５でコンタクト孔１４の内部を十分に被覆することができなかったとしても、導電膜１０ａの材料であるＰｔと、配線層１６の材料であるＡｌとの反応を効果的に抑制することができる。
〔製造方法〕
図２乃至４は、上述した強誘電体キャパシタ１２の構造及びその配線構造を備える半導体装置、すなわち、強誘電体メモリセル１００の一部の断面構造を製造工程順に簡略に示したものである。

まず、図２（ａ）に示すように、半導体基板１上にＭＯＳトランジスタ２を形成する。ＭＯＳトランジスタ２は、ゲート電極２ａと、ドレイン領域及びソース領域の拡散層２ｂとを備えている。なお、図２（ａ）で示すＭＯＳトランジスタ２は、説明の便宜上、一部の構成要素を省略して描いている。続いて、ＭＯＳトランジスタ２が形成された半導体基板１上に絶縁膜３を形成し、ホトリソグラフィー及びエッチングにより、ＭＯＳトランジスタ２のドレイン領域またはソース領域の拡散層２ｂの一部を露出するコンタクト孔４を形成する。続いて、コンタクト孔４の内部に、例えば、Ｗを材料とするプラグ５を形成する。

次に、図２（ｂ）に示すように、スパッタ法により、後の工程（図２（ｃ））で下部電極６となる導電膜６ａ、６ｂ、６ｃ及び６ｄを順次形成する。導電膜６ａは、プラグ５に対する酸化防止膜で、例えば、膜厚５０ｎｍのＴｉＡｌＮである。ＴｉＡｌＮ膜の形成は、例えば、スパッタリングターゲットに組成が１：１のＴｉＮを使用し、スパッタリングガスにＡｒとＮ_２との混合ガスを使用する。成膜条件は、例えば、ＤＣパワー１ｋＷ、成膜温度を２００℃とする。導電膜６ｂは、導電膜６ａと同様にプラグ５に対する酸化防止膜で、例えば、膜厚５０ｎｍのＩｒである。Ｉｒ膜の形成は、例えば、スパッタリングターゲットにＩｒを使用し、スパッタリングガスにＡｒを使用する。成膜条件は、例えば、ＤＣパワー１ｋＷ、成膜温度を４００℃とする。導電膜６ｃは、下層の導電膜６ｂと上層の導電膜６ｄとの間の反応防止膜で、例えば、膜厚５０ｎｍのＩｒＯ_２である。ＩｒＯ_２膜の形成は、例えば、スパッタリングターゲットにＩｒを使用し、スパッタリングガスにＡｒとＯ_２との混合ガスを使用する。成膜条件は、例えば、ＤＣパワー５００Ｗ、成膜温度を３５０℃とする。導電膜６ｄは、下部電極６の主電極膜で、例えば、膜厚２００ｎｍのＰｔである。Ｐｔ膜の形成は、例えば、スパッタリングターゲットにＰｔを使用し、スパッタリングガスにＡｒを使用する。成膜条件は、例えば、ＤＣパワー１ｋＷ、成膜温度を２００℃とする。続いて、後の工程（図２（ｃ））で容量絶縁膜７となる強誘電体膜７ａを、例えば、１００ｎｍのＳＢＴで形成する。ＳＢＴ膜の形成は、例えば、ＳＢＴを溶解した前駆体溶液をスピン塗布し、１５０〜２００℃に保たれたホットプレート上で５分間乾燥させて溶液を揮発除去した後、焼成炉で８００℃、３０分の酸素雰囲気中の熱処理を行い結晶化すればよい。続いて、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、後の工程（図２（ｃ））で導電膜６ａ、６ｂ、６ｃ、６ｄ及び強誘電体膜７ａをパターン加工する際のエッチングマスク８’となる絶縁膜８を、例えば、シリコン酸化膜で形成する。

次に、図２（ｃ）に示すように、ホトリソグラフィー及びエッチングにより、絶縁膜８をパターン加工してエッチングマスク８’を形成する。続いて、アッシングによりエッチングマスク８’上のレジストを除去した後、エッチングマスク８’を用いて、強誘電体膜７ａ（ＳＢＴ膜）→導電膜６ｄ（Ｐｔ膜）→導電膜６ｃ（ＩｒＯ_２膜）→導電膜６ｂ（Ｉｒ膜）→導電膜６ａ（ＴｉＡｌＮ膜）のように順次エッチングしてパターン加工する。ここで、強誘電体膜７ａのエッチングと、導電膜６ａ、６ｂ、６ｃ及び６ｄのエッチングとは別条件で行われるが、導電膜６ａ、６ｂ、６ｃ及び６ｄのエッチングは全て同一条件で行われるため、エッチング工程としては２ステップとなる。ＳＢＴ膜からなる強誘電体膜７ａのエッチングに使用するガスは、例えば、Ｃｌ_２とＡｒとの混合ガスを使用する。エッチングの条件は、例えば、ガス流量Ｃｌ_２／Ａｒ＝１０／１０ｓｃｃｍ、１３．５６ＭＨｚのＲＦパワー５５０Ｗ、４５０ｋＨｚのＲＦパワー１２０Ｗ、チャンバー内圧力１ｍＴｏｒｒとする。Ｐｔ膜からなる導電膜６ｄ、ＩｒＯ_２膜からなる導電膜６ｃ、Ｉｒ膜からなる導電膜６ｂ、及びＴｉＡｌＮ膜からなる導電膜６ａのエッチングに使用するガスは、例えば、Ｃｌ_２とＯ_２との混合ガスを使用する。また、Ｃｌ_２とＯ_２とＡｒとの混合ガスを使用してもよい。エッチングの条件は、例えば、ガス流量Ｃｌ_２／Ｏ_２＝５／１５ｓｃｃｍまたはＣｌ_２／Ｏ_２／Ａｒ＝５／１５／１０ｓｃｃｍ、１３．５６ＭＨｚのＲＦパワー１ｋＷ、４５０ｋＨｚのＲＦパワー１００Ｗ、チャンバー内圧力１または２ｍＴｏｒｒとする。導電膜６ａ、６ｂ、６ｃ、６ｄ及び強誘電体膜７ａのパターン加工において、エッチングマスクとして通常のレジストマスクではなくシリコン酸化膜からなるエッチングマスク８’を使用するのは、被加工物の加工形状がテーパー状になることを防ぐためである。続いて、エッチングマスク８’を除去する。シリコン酸化膜からなるエッチングマスク８’の除去に使用するガスは、例えば、Ｃ_４Ｆ_８（オクタフルオロシクロブテン）とＡｒとＯ_２との混合ガスを使用する。エッチングの条件は、例えば、ガス流量Ｃ_４Ｆ_８／Ａｒ／Ｏ_２＝２０／５００／１０ｓｃｃｍ、ＲＦパワー１．５ｋＷ、チャンバー内圧力４０ｍＴｏｒｒとする。この段階で、導電膜６ａ、６ｂ、６ｃ及び６ｄからなる下部電極６と、強誘電体膜７ａからなる容量絶縁膜７が形成される。

次に、図３（ｄ）に示すように、下部電極６及び容量絶縁膜７を覆うように全面にシリコン酸化膜からなる絶縁膜９を形成する。シリコン酸化膜の形成は、例えば、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）ガスを用いたプラズマＣＶＤ法が使用できる。続いて、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、絶縁膜９を平坦化して容量絶縁膜７の表面を露出させる。なお、絶縁膜９を平坦化する方法として、ＣＭＰ法の代わりにエッチバック法を用いてもよい。続いて、容量絶縁膜７の強誘電体膜の特性を回復するため、例えば、６００〜７５０℃、１時間の酸素雰囲気中での熱処理を行う。本実施形態では、強誘電体膜の特性回復のために酸素雰囲気中で行う熱処理を、下部電極６及び容量絶縁膜７の加工後、言い換えると、後述する上部電極１０の形成前に行うようにしたので、上部電極１０の上面に形成されるバリア膜、すなわち、導電膜１０ｂ及び１０ｃが酸化されることはない。

次に、図３（ｅ）に示すように、スパッタ法により、後の工程（図２（ｆ））で上部電極１０となる導電膜１０ａ、１０ｂ及び１０ｃを順次形成する。導電膜１０ａは、上部電極１０の主電極膜で、例えば、膜厚２００ｎｍのＰｔである。Ｐｔ膜の形成は、例えば、スパッタリングターゲットにＰｔを使用し、スパッタリングガスにＡｒを使用する。成膜条件は、例えば、ＤＣパワー１ｋＷ、成膜温度を２００℃とする。導電膜１０ｂは、下層の導電膜１０ａと上層の導電膜１０ｃとの間の密着層で、例えば、膜厚５０ｎｍのＴｉである。Ｔｉ膜の形成は、例えば、スパッタリングターゲットにＴｉを使用し、スパッタリングガスにＡｒを使用する。成膜条件は、例えば、ＤＣパワー３ｋＷ、成膜温度を１５０℃とする。導電膜１０ｃは、下層の導電膜１０ａと後述する配線層１６との反応を抑制するためのバリア膜で、例えば、膜厚１００ｎｍのＴｉＮである。ＴｉＮ膜の形成は、例えば、スパッタリングターゲットにＴｉを使用し、スパッタリングガスにＮ_２を使用する。成膜条件は、例えば、ＤＣパワー５ｋＷ、成膜温度を１００℃とする。続いて、ＣＶＤ法により、後の工程（図３（ｆ））で導電膜１０ａ、１０ｂ及び１０ｃをパターン加工する際のエッチングマスク１１’となる絶縁膜１１を、例えば、シリコン酸化膜で形成する。

次に、図３（ｆ）に示すように、ホトリソグラフィー及びエッチングにより、絶縁膜１１をパターン加工してエッチングマスク１１’を形成する。続いて、アッシングによりエッチングマスク１１’上のレジストを除去した後、エッチングマスク１１’を用いて、導電膜１０ｃ（ＴｉＮ膜）→導電膜１０ｂ（Ｔｉ膜）→導電膜１０ａ（Ｐｔ膜）のように順次エッチングしてパターン加工する。ここで、導電膜１０ｃ及び１０ｂのエッチングと、導電膜１０ａのエッチングとは別条件で行われるが、導電膜１０ｃ及び１０ｂのエッチングは同一条件で行われるため、エッチング工程としては２ステップとなる。ＴｉＮ膜からなる導電膜１０ｃ、及びＴｉ膜からなる導電膜１０ｂのエッチングに使用するガスは、例えば、ＢＣｌ_３（三塩化ホウ素）とＣｌ_２との混合ガスを使用する。エッチングの条件は、例えば、ガス流量ＢＣｌ_３／Ｃｌ_２＝３０／７０ｓｃｃｍ、Ｍｇパワー７００Ｗ、ＲＦパワー６０Ｗ、チャンバー内圧力１Ｐａとする。Ｐｔ膜からなる導電膜１０ａのエッチングに使用するガスは、例えば、Ｃｌ_２とＯ_２との混合ガスを使用する。また、Ｃｌ_２とＯ_２とＡｒとの混合ガスを使用してもよい。エッチングの条件は、例えば、ガス流量Ｃｌ_２／Ｏ_２＝５／１５ｓｃｃｍまたはＣｌ_２／Ｏ_２／Ａｒ＝５／１５／１０ｓｃｃｍ、１３．５６ＭＨｚのＲＦパワー１ｋＷ、４５０ｋＨｚのＲＦパワー１００Ｗ、チャンバー内圧力１または２ｍＴｏｒｒとする。導電膜１０ａ、１０ｂ及び１０ｃのパターン加工において、エッチングマスクとして通常のレジストマスクではなくシリコン酸化膜からなるエッチングマスク１１’を使用するのは、被加工物の加工形状がテーパー状になることを防ぐためである。続いて、エッチングマスク１１’を除去する。シリコン酸化膜からなるエッチングマスク１１’の除去に使用するガスは、例えば、Ｃ_４Ｆ_８とＡｒとＯ_２との混合ガスを使用する。エッチングの条件は、例えば、ガス流量Ｃ_４Ｆ_８／Ａｒ／Ｏ_２＝２０／５００／１０ｓｃｃｍ、ＲＦパワー１．５ｋＷ、チャンバー内圧力４０ｍＴｏｒｒとする。この段階で、導電膜１０ａ、１０ｂ及び１０ｃからなる上部電極１０が形成されると同時に、下部電極６と、容量絶縁膜７と、上部電極１０とで構成される強誘電体キャパシタ１２が形成される。

次に、図４（ｇ）に示すように、上部電極１０を覆うように全面にシリコン酸化膜からなる絶縁膜１３を形成する。シリコン酸化膜の形成は、例えば、ＴＥＯＳガスを用いたプラズマＣＶＤ法が使用できる。続いて、ホトリソグラフィー及びエッチングにより、強誘電体キャパシタ１２の上部電極１０の表面の一部を露出するコンタクト孔１４を形成する。コンタクト孔１４のエッチングに使用するガスは、例えば、Ｃ_４Ｆ_８とＡｒとＯ_２との混合ガスを使用する。エッチングの条件は、例えば、ガス流量Ｃ_４Ｆ_８／Ａｒ／Ｏ_２＝２０／５００／１０ｓｃｃｍ、ＲＦパワー１．５ｋＷ、チャンバー内圧力４０ｍＴｏｒｒとする。

次に、図４（ｈ）に示すように、スパッタ法により、絶縁膜１３上とコンタクト孔１４の内部とを覆うように導電膜１５を形成する。導電膜１５は、Ｐｔからなる上部電極１０の導電膜１０ａと、後述するＡｌからなる配線層１６との反応を抑制するためのバリア膜で、例えば、膜厚１００ｎｍのＴｉＮである。ＴｉＮ膜の形成は、例えば、スパッタリングターゲットにＴｉを使用し、スパッタリングガスにＮ_２を使用する。成膜条件は、例えば、ＤＣパワー５ｋＷ、成膜温度を１００℃とする。ここで、スパッタ法により導電膜１５を形成する場合、コンタクト孔１４のアスペクト比が大きいと、コンタクト孔１４の内部、特にコンタクト孔１４の底側部における導電膜１５の膜厚が薄くなるため、導電膜１５のバリア性は著しく低下する。しかしながら、本実施形態では、上部電極１０の主電極膜である導電膜１０ａの上面にバリア膜である導電膜１０ｂ及び１０ｃを形成することにより、コンタクト孔１４に対する導電膜１５の被覆が十分でなかったとしても、導電膜１０ａの材料であるＰｔと、後述する配線層１６の材料であるＡｌとの反応を効果的に抑制することが可能となる。

次に、図４（ｉ）に示すように、スパッタ法により、Ａｌからなる配線層１６を形成する。Ａｌ膜の形成は、例えば、スパッタリングターゲットにＡｌを使用し、スパッタリングガスにＡｒを使用する。成膜条件は、例えば、ＤＣパワー９ｋＷ、成膜温度を２５０℃とする。なお、配線層１６の材料として、Ａｌの代わりにＡｌ合金を使用してもよい。続いて、ホトリソグラフィー及びエッチングにより、導電膜１５及び配線層１６をパターン加工する。エッチングに使用するガスは、例えば、ＢＣｌ_３とＣｌ_２との混合ガスを使用する。エッチングの条件は、例えば、ガス流量ＢＣｌ_３／Ｃｌ_２＝４０／６０ｓｃｃｍ、Ｍｇパワー７００Ｗ、ＲＦパワー６０Ｗ、チャンバー内圧力１Ｐａとする。

以降、さらに層間絶縁膜の形成、上層配線の形成などが繰り返されて強誘電体メモリセル１００が完成するが、本発明に直接関係する部分ではないため説明を省略する。

〔作用効果〕
本発明の一実施形態によれば、上部電極１０の主電極膜である導電膜１０ａの上面に、導電膜１０ａの材料であるＰｔと、配線層１６の材料であるＡｌとの反応を抑制するためのバリア膜、例えば、Ｔｉからなる導電膜１０ｂとＴｉＮからなる導電膜１０ｃとを形成したので、コンタクト孔１４のアスペクト比が増大し、配線層１６の下層に形成される通常のバリア膜、すなわち、ＴｉＮからなる導電膜１５でコンタクト孔１４の内部を十分に被覆することができなかったとしても、導電膜１０ａの材料であるＰｔと、主配線層１６の材料であるＡｌとの反応を効果的に抑制することができる。また、強誘電体膜の特性回復のために行う酸素雰囲気中での熱処理を、下部電極６及び容量絶縁膜７の加工後、言い換えると、後述する上部電極１０の形成前に行うようにしたので、主電極膜である導電膜１０ａの上面に形成されるバリア膜、すなわち、導電膜１０ｂ及び１０ｃが酸化されることはない。これらにより、強誘電体キャパシタ１２を備える半導体装置、すなわち、強誘電体メモリセル１００の信頼性及び製造歩留を向上させることが可能となる。

一実施形態に係る半導体装置に用いられる強誘電体キャパシタの構造及びその配線構造の概略図。一実施形態に係る半導体装置の製造工程図。一実施形態に係る半導体装置の製造工程図。一実施形態に係る半導体装置の製造工程図。

符号の説明

１・・・半導体基板
２・・・ＭＯＳトランジスタ
２ａ・・・ゲート電極
２ｂ・・・拡散層
３、８、９、１１、１３・・・絶縁膜
４、１４・・・コンタクト孔
５・・・プラグ
６・・・下部電極
６ａ、６ｂ、６ｃ、６ｄ、１０ａ、１０ｂ、１０ｃ、１５・・・導電膜
７・・・容量絶縁膜
７ａ・・・強誘電体膜
８’、１１’・・・エッチングマスク
１０・・・上部電極
１２・・・強誘電体キャパシタ
１６・・・配線層
１００・・・強誘電体メモリセル

Claims

強誘電体膜を容量絶縁膜に用いるキャパシタを備える半導体装置の製造方法であって、
半導体基板を準備する工程と、
前記半導体基板の上方に第１電極を形成する工程と、
前記第１電極上に前記強誘電体膜を形成する工程と、
前記強誘電体膜をエッチング加工する工程と、
前記強誘電体膜のエッチング加工工程後に、前記半導体基板を酸素雰囲気中で熱処理する工程と、
前記酸素雰囲気中での熱処理工程後に、前記強誘電体膜の上面に第１導電膜とバリア膜としての第２導電膜との積層膜からなる第２電極を形成する工程と、
前記第２電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜に前記第２電極の前記バリア膜の上面の一部を露出する開口部を形成する工程と、
前記開口部内に第３導電膜を形成する工程と、
を含み、
前記第２導電膜は、前記第１導電膜と前記第３導電膜との反応を抑制するためのバリア膜であることを特徴とする半導体装置の製造方法。
前記第１導電膜はＰｔであり、前記第２導電膜はＴｉ、ＴｉＮ、ＴａまたはＴａＮのいずれかの膜を少なくとも１層含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
前記第３導電膜は、ＡｌまたはＡｌを主成分とする合金であることを特徴とする、請求項１または２に記載の半導体装置の製造方法。
前記強誘電体膜は、ＳＢＴ系化合物、ＰＺＴ系化合物またはＢＬＴ系化合物の金属酸化物強誘電体膜であることを特徴とする、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
前記開口部内を覆うように前記第１導電膜と前記第３導電膜との反応を抑制するためのバリア膜としての第４の導電膜を形成する工程をさらに含み、前記第３導電膜は前記第４の導電膜上に形成することを特徴とする、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
前記第４導電膜および前記第３の導電膜を、前記開口部内から前記絶縁膜の上面の一部に延在して形成することを特徴とする、請求項５に記載の半導体装置の製造方法。
前記第４導電膜は、ＴｉＮであることを特徴とする、請求項５または６記載の半導体装置の製造方法。
前記強誘電体膜をエッチング加工する工程は、全面に形成した前記強誘電体上にシリコン酸化膜からなる第１エッチングマスクを形成し、前記第１エッチングマスクを用いて前記前記強誘電体をパターン加工することを特徴とする、請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
前記第２電極を形成する工程は、全面に形成した前記第２導電膜上にシリコン酸化膜からなる第２エッチングマスクを形成し、前記第２エッチングマスクを用いて前記第１導電膜及び前記第２導電膜をパターン加工することを特徴とする、請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
前記第１電極は、下層から第５導電膜と第６導電膜と第７導電膜と第８導電膜との積層膜となっており、第５導電膜はＴｉＡｌＮであり、第６導電膜はＩｒであり、第７導電膜はＩｒＯ _２であり、第８導電膜はＰｔであることを特徴とする、請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
前記半導体基板にＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタ上に第２絶縁膜を形成する工程と、
前記第２絶縁膜に前記第１電極と前記ＭＯＳトランジスタの拡散層とを接続する接続配線を形成する工程と、をさらに含み、
第１電極を形成する工程は、前記第１電極を前記第２絶縁膜上に形成する工程であることを特徴とする、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。