JP4853057B2 - 強誘電体メモリ装置の製造方法 - Google Patents

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリ装置の製造方法に関する。

強誘電体メモリ装置（ＦｅＲＡＭ）は、強誘電体キャパシタを有して構成されたもので、低電圧で高速動作が可能な不揮発性メモリである。このような強誘電体メモリ装置は、例えばメモリセルを１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、近年、大容量不揮発性メモリとして大きく期待されている。

ところで、このような強誘電体メモリ装置の強誘電体キャパシタは、下部電極と強誘電体膜と上部電極とを有して構成されている。そして、このような強誘電体キャパシタを形成する場合、通常は、下部電極材料からなる層と強誘電体材料からなる層と上部電極材料からなる層を順次積層し、これらを一括してエッチングし、パターニングを行っている。このようなエッチングの際に用いるマスクとしては、レジストマスクでは十分な耐性が得られないなどの理由により、近年では酸化膜（ＳｉＯ_２）等のハードマスクが用いられるようになっている（例えば、特許文献１参照）。
さらに、酸化膜（ＳｉＯ_２）でも不十分な場合などでは、窒化チタン（ＴｉＮ）膜をハードマスクに用いることも提案されている。
特開２００２−９４０１９号公報

ところで、窒化チタン（ＴｉＮ）膜をハードマスクに用いる場合、通常は、この窒化チタン膜のパターニングを行うためのマスクとして、ＳｉＯ_２からなる第２のマスクパターンを形成し、これを用いて窒化チタン膜からなるマスクパターンを形成する。そして、窒化チタン膜だけでは十分なエッチング耐性が得られないため、通常は、得られた窒化チタン膜からなるマスクパターンと、残った第２のマスクパターンとを共に用いてこれらの積層膜をハードマスクにし、強誘電体キャパシタ層を一括してエッチングすることにより、強誘電体キャパシタを形成している。

ところが、前記のハードマスクは、ＳｉＯ_２膜の厚さが７００ｎｍ程度、ＴｉＮ膜の厚さが２００ｎｍ程度であり、合計で９００ｎｍ程度となる。これに対して形成する強誘電体キャパシタ間の間隔は、通常６００ｎｍ程度である。したがって、アスペクト比が高くなり、強誘電体キャパシタの底部側となる下部電極側のエッチングが良好になされなくなり、隣り合う強誘電体キャパシタ間で導通してしまうおそれがある。そして、このような隣り合う強誘電体キャパシタ間での導通を防止するため、現状ではオーバーエッチングを過剰に行う必要があるが、このようにオーバーエッチングを過剰に行うと、エッチングによって得られる強誘電体キャパシタの側壁面が荒れてしまい、良好な強誘電体特性が得られにくくなってしまう。

本発明は前記事情に鑑みてなされたもので、その目的とするところは、強誘電体キャパシタを形成する際の加工性を向上し、良好な強誘電体特性を有する強誘電体キャパシタを形成できるようにした、強誘電体メモリ装置の製造方法を提供することにある。

従来、チタニア（ＴｉＯ_２）等のチタン酸化物はエッチングされにくく、したがってこれをパターニングするのが困難であることから、ハードマスクとしては使用できないと考えられていた。しかしながら、本発明者は鋭意研究した結果、チタン酸化物も２００℃以上での高温エッチングでは適度なエッチングレートを有し、したがってパターニングが可能になることで、ハードマスクとして使用できるとの知見を得た。そして、このような知見を基に、本発明者は本発明を完成させた。

すなわち、本発明の強誘電体メモリ装置の製造方法は、基体上に下部電極層と強誘電体層と上部電極層とからなる強誘電体キャパシタ層を形成する工程と、
前記強誘電体キャパシタ層上にチタン酸化物層を形成する工程と、
前記チタン酸化物層を、２００℃以上５００℃以下での高温エッチングでパターニングし、マスクパターンを形成する工程と、
前記マスクパターンをマスクにして、前記強誘電体キャパシタ層をエッチングし、下部電極と強誘電体膜と上部電極とを有した強誘電体キャパシタを形成する工程と、を備え、
前記基体上に強誘電体キャパシタ層を形成する工程では、前記基体と下部電極層との間に酸素バリア層を形成するようにし、
前記マスクパターンを形成する工程は、前記チタン酸化物層上に第２マスクパターンを形成する工程と、該第２マスクパターンを用いて前記チタン酸化物層を高温エッチングし、マスクパターンを形成する工程と、を有してなり、
前記強誘電体キャパシタを形成する工程は、前記マスクパターンと前記第２マスクパターンとからなる積層マスクパターンをマスクにして前記上部電極層と強誘電体層と下部電極層とをエッチングし、パターニングする工程と、続いて前記積層マスクパターンから前記第２マスクパターンを選択的に除去する工程と、その後、残った前記マスクパターンをマスクにして前記酸素バリア層をエッチングし、パターニングする工程と、を有してなることを特徴とする。
また、基体上に下部電極層と強誘電体層と上部電極層とからなる強誘電体キャパシタ層を形成する形成する工程と、
前記強誘電体キャパシタ層上にチタン酸化物層を形成する工程と、
前記チタン酸化物層を、２００℃以上５００℃以下での高温エッチングでパターニングし、マスクパターンを形成する工程と、
前記マスクパターンをマスクにして、前記強誘電体キャパシタ層をエッチングし、下部電極と強誘電体膜と上部電極とを有した強誘電体キャパシタを形成する工程と、を備えたことを特徴としている。

この強誘電体メモリ装置の製造方法によれば、エッチングがされにくく、したがってエッチング耐性が大きいチタン酸化物をマスクパターンにしてエッチングし、強誘電体キャパシタを形成するので、このチタン酸化物からなるマスクパターンの厚さを比較的薄くすることができる。したがって、強誘電体キャパシタ形成時におけるマスクのアスペクト比を比較的低くすることにより、強誘電体キャパシタをその底部側まで良好にエッチングすることが可能になる。よって、過剰なオーバーエッチングを不要にし、過剰なオーバーエッチングに起因して強誘電体キャパシタの側壁面が荒れてしまい、良好な強誘電体特性が得られにくくなるといった不都合を防止することができる。

また、チタン酸化物層のパターニングによるマスクパターンの形成を、２００℃以上５００℃以下での高温エッチングで行うようにしたので、前述したようにチタン酸化物は常温ではエッチングされにくいものの、特に２００℃以上で行うことにより、エッチングによるパターニングが可能になる。また、５００℃以下でエッチングを行うようにしたので、他の構成要素、例えば得られる強誘電体キャパシタを駆動させるための駆動トランジスタなどに熱的ダメージが与えられてしまうのが防止される。

また、前記強誘電体メモリ装置の製造方法においては、前記マスクパターンを形成する工程は、前記チタン酸化物層上に第２マスクパターンを形成する工程と、該第２マスクパターンを用いて前記チタン酸化物層を高温エッチングし、マスクパターンを形成する工程と、を有してなり、前記強誘電体キャパシタを形成する工程は、前記マスクパターンと前記第２マスクパターンとからなる積層マスクパターンをマスクにしてエッチングし、パターニングするのが好ましい。
このようにすれば、前記マスクパターンと前記第２マスクパターンとからなる積層マスクパターンをマスクにしてエッチングするので、チタン酸化物からなるマスクパターンの負担を少なくしてこれの膜厚を薄くすることができ、したがってエッチングがされにくいチタン酸化物層に対するエッチングを必要最小限に抑えることができる。

また、前記強誘電体メモリ装置の製造方法においては、前記第２マスクパターンを形成する工程は、テトラエトキシシランを原料とする化学気相堆積法でシリコン酸化物層を形成する工程と、前記シリコン酸化物層をエッチングによりパターニングしてシリコン酸化物からなる第２マスクパターンを形成する工程と、を有してなるのが好ましい。
テトラエトキシシランを原料とする化学気相堆積法でのシリコン酸化物層の形成は、比較的容易な成膜法であり、また、得られたシリコン酸化物層もエッチングが容易で加工性が良好であるため、第２マスクパターンの形成が容易になる。

また、前記強誘電体メモリ装置の製造方法においては、前記基体上に強誘電体キャパシタ層を形成する工程では、前記基体と下部電極層との間に酸素バリア層を形成するようにし、前記強誘電体キャパシタを形成する工程では、酸素バリア膜と下部電極と強誘電体膜と上部電極とを有した強誘電体キャパシタを形成するのが好ましい。
このようにすれば、基体と下部電極との間に酸素バリア膜を形成することにより、例えば強誘電体キャパシタ形成後の工程である酸素雰囲気下での熱処理（強誘電体膜の特性回復のためのリカバリーアニール）で、基体中に形成されたプラグが酸化し、抵抗が大幅に上昇してしまうのを防止することができる。したがって、プラグと下部電極との間の導通を良好に確保することができる。

以下、本発明を詳しく説明する。
まず、本発明の強誘電体メモリ装置の製造方法の説明に先立ち、この方法によって得られる強誘電体メモリ装置の一例について説明する。
図１は、本発明の強誘電体メモリ装置の一例を示す要部断面図であり、図１中符号１は強誘電体メモリ装置である。この強誘電体メモリ装置１は、１Ｔ／１Ｃ型のメモリセル構造を有したスタック型のもので、基体２と、この基体２上に形成された多数の強誘電体キャパシタ３と、を備えて構成されたものである。

基体２は、シリコン基板（半導体基板）４を備えて構成されたもので、シリコン基板４の表層部に、前記強誘電体キャパシタ４を動作させるための駆動トランジスタ５を形成し、さらにこの駆動トランジスタ５を覆ってシリコン基板４上に下地絶縁膜６を形成したものである。シリコン基板４には、前記駆動トランジスタ５を構成するソース／ドレイン領域（図示せず）とチャネル領域（図示せず）とが形成され、さらにチャネル領域上にはゲート絶縁膜（図示せず）が形成されている。そして、このゲート絶縁膜上にゲート電極５ａが形成されたことにより、前記駆動トランジスタ５が構成されている。

なお、各強誘電体キャパシタ３に対応する駆動トランジスタ５は、シリコン基板４に形成された埋め込み分離領域（図示せず）によってそれぞれ電気的に分離されている。
また、下地絶縁膜６は、珪素酸化物（ＳｉＯ_２）によって形成されたもので、ＣＭＰ（化学機械研磨）法等で平坦化されたものである。

このようにシリコン基板４に駆動トランジスタ５を形成し、さらに下地絶縁膜６を形成してなる基体２の上には、その下地絶縁膜６上に前記強誘電体キャパシタ３が形成されている。強誘電体キャパシタ３は、前記下地絶縁膜６上に形成された酸素バリア膜７と、この酸素バリア膜７上に形成された下部電極８と、下部電極８上に形成された強誘電体膜９と、強誘電体膜９上に形成された上部電極１０と、から構成されている。

酸素バリア膜７は、例えばＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮ等からなるもので、中でもチタン、アルミニウム、窒素を含むＴｉＡｌＮが好適とされ、したがって本例ではＴｉＡｌＮによって酸素バリア膜７が形成されている。
下部電極８及び上部電極１０は、イリジウム（Ｉｒ）や、酸化イリジウム（ＩｒＯ_２）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ_２）等からなるもので、本例では特にイリジウムによって形成されている。
強誘電体膜９は、ペロブスカイト型の結晶構造を有し、ＡＢＸＯ_３の一般式で示されるもので、具体的には、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されたものである。本例では、特にＰＺＴによって形成されている。

ここで、酸素バリア膜７の底部には、前記下地絶縁膜６を貫通して形成されたコンタクトホール１１が通じている。そして、このような構成によって酸素バリア膜７上の下部電極８は、コンタクトホール１１内に形成されたプラグ１２に接続し導通している。このプラグ１２は、前記駆動トランジスタ５の一方のソース／ドレイン領域に接続しており、これによって強誘電体キャパシタ３は、前述したように駆動トランジスタ５によって動作させられるようになっている。
なお、コンタクトホール１１に埋設されたプラグ１２は、本例ではタングステン（Ｗ）によって形成されている。

また、前記下地絶縁膜６上には、強誘電体キャパシタ３を覆って絶縁性の水素バリア膜１３が形成されている。この水素バリア膜１３は、水素バリア機能を発揮することにより、特に水素による還元作用によって電気特性の低下が起こり易い強誘電体膜９を保護するためのものである。このような絶縁性の水素バリア膜１３としては、アルミニウム酸化物であるアルミナ（ＡｌＯｘ）や、チタン酸化物であるチタニア（ＴｉＯｘ）、ジルコニア酸化物であるジルコニア（ＺｒＯｘ）などが用いられ、特にアルミナ（ＡｌＯｘ）が好適に用いられる。したがって、本例では、水素バリア膜１３はアルミナ（ＡｌＯｘ）からなっているものとする。

水素バリア膜１３上には層間絶縁膜１４が形成されている。この層間絶縁膜１４は、前記下地絶縁膜６と同様に、珪素酸化物（ＳｉＯ_２）によって形成されたもので、ＣＭＰ（化学機械研磨）法等で平坦化されたものである。この層間絶縁膜１４には、前記上部電極１０に通じるコンタクトホール１５が形成され、このコンタクトホール１５内にはプラグ１６が埋設されている。このような構成のもとに、前記強誘電体キャパシタ３は、前記駆動トランジスタ５と前記プラグ１６に接続する導電部（図示せず）とによって駆動させられるようになっている。
さらに、前記層間絶縁膜１４上には、前記導電部等を覆って第２層間絶縁膜（図示せず）が形成されている。

次に、このような構成の強誘電体メモリ装置１の製造方法を基に、本発明の強誘電体メモリ装置の製造方法の一実施形態を説明する。
まず、図２（ａ）に示すように、予め公知の手法によってシリコン基板４に駆動トランジスタ５を形成し、続いてＣＶＤ法等により珪素酸化物（ＳｉＯ_２）を成膜し、さらにこれをＣＭＰ法等によって平坦化することにより、下地絶縁膜６を形成する。
続いて、前記下地絶縁膜６上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてエッチングすることにより、図２（ｂ）に示すようにコンタクトホール１１を形成する。

次いで、プラグ材料としてタングステン（Ｗ）をスパッタ法等で成膜し、前記のコンタクトホール１１にタングステンを埋め込む。続いて、ＣＭＰ法等によって下地絶縁膜６上のタングステンを除去し、前記コンタクトホール１１にタングステンからなるプラグ１２を埋設する。なお、このようなプラグ１２の形成に際しては、タングステンの埋め込みに先立ち、ＴｉＮ（窒化チタン）等の密着層をコンタクトホール１１の内壁面に薄く成膜しておき、その後、前記したようにタングステンを埋め込むのが好ましい。

次いで、前記下地絶縁膜６上に強誘電体キャパシタ３を形成するべく、まず、前記プラグ１２の上面を覆って、下地絶縁膜６上に酸素バリア膜１３の形成材料を成膜する。具体的には、ＴｉＡｌＮをスパッタ法等で成膜することにより、図２（ｃ）に示すように酸素バリア層７ａを形成する。
次に、この酸素バリア層７ａ上に、下部電極８の形成材料であるイリジウムをスパッタ法等によって成膜し、下部電極層８ａを形成する。

続いて、この下部電極層８ａ上に、強誘電体膜９の形成材料であるＰＺＴを、例えばスパッタ法、スピンオン法、ＭＯＣＶＤ法等によって成膜し、強誘電体層９ａを形成する。
次いで、この強誘電体層９ａ上に、上部電極１０の形成材料であるイリジウムをスパッタ法等によって成膜し、上部電極層１０ａを形成する。このようにして酸素バリア層７ａ、下部電極層８ａ、強誘電体層９ａ、上部電極層１０ａを積層することにより、本発明における強誘電体キャパシタ層３ａが得られる。

次いで、図３（ａ）に示すように、前記強誘電体キャパシタ層３ａ上、すなわち上部電極層１０ａ上に、スパッタ法によってチタン酸化物（ＴｉＯ_２等のＴｉＯｘ）を成膜し、厚さ５０〜１００ｎｍ程度のチタン酸化物層１７ａを形成する。
次いで、前記チタン酸化物層１７ａ上に、このチタン酸化物層１７ａをパターニングするためのマスクとなる第２マスク材料を成膜し、第２マスク材料層を形成（図示せず）する。

ここで、この第２マスク材料層を形成する第２マスク材料としては、シリコン酸化物（ＳｉＯ_２等のＳｉＯｘ）が好適に用いられる。このようなシリコン酸化物からなる第２マスク材料層（シリコン酸化物層）の成膜法としては、特にテトラエトキシシラン（ＴＥＯＳ）を原料とする化学気相堆積法（ＣＶＤ法）が好適とされ、したがって本実施形態では、このようなＴＥＯＳを原料とするＣＶＤ法によって第２マスク材料層（シリコン酸化物層）を形成する。ＴＥＯＳを原料とするＣＶＤ法でのシリコン酸化物層（第２マスク材料層１８ａ）の形成は、比較的容易な成膜法であり、また、得られたシリコン酸化物層もエッチングが容易で加工性が良好であるため、後述するようにこのシリコン酸化物層（第２マスク材料層）より第２マスクパターンを形成するのが容易になるからである。

次いで、前記第２マスク材料層上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにして第２マスク材料層をエッチングすることにより、図３（ｂ）に示すように第２マスクパターン１８を形成する。なお、図３（ｂ）では、第２マスクパターン１８を形成した後、前記レジストパターンをアッシング等によって除去した状態を示している。

次いで、前記の第２マスクパターン１８をマスクにして、図３（ｃ）に示すように前記チタン酸化物層１７ａを高温エッチングし、マスクパターン１７を形成する。ここで、前記高温エッチングとしては、本発明では２００℃以上５００℃以下の温度範囲で行うものとし、好ましくは３５０℃以上４５０℃以下の温度範囲で行う。具体的には、エッチング装置（高温エッチャー）内において前記基体２を保持部にセットした後、該基体２を前記温度範囲に加熱した状態で、エッチングを行う。エッチングガスについても、必要に応じて予め加熱し、エッチング装置内に導入するようにしてもよい。エッチング法については、エッチングガスとして例えばＣｌ_２、ＢＣｌ_３、ＣＦ_４、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８の単体、もしくは、それらとＡｒまたはＨｅとの混合ガスを用いた反応性イオンエッチング（ＲＩＥ）法などが好適に採用される。

高温エッチングの温度範囲を２００℃以上５００℃以下としたのは、チタニア（ＴｉＯ_２）等のチタン酸化物は２００℃未満ではエッチングがほとんど進まず、したがって実質的にパターニングが困難だからである。また、５００℃を越えると、他の構成要素、例えば基体２に形成した駆動トランジスタ５などに熱的ダメージを与えてしまい、その特性に悪影響を及ぼすおそれがあるからである。
そして、このような不都合をより確実に防止し、他の構成要素に熱的ダメージを与えることなく良好にエッチングを行うため、温度範囲を３５０℃以上４５０℃以下とするのが好ましいのである。

このようにしてマスクパターン１７を形成したら、このマスクパターン１７の形成に用いた第２マスクパターン１８を除去することなく、そのまま残してこれとマスクパターン１７とを積層マスクパターン１９とする。そして、図４（ａ）に示すようにこの積層マスクパターン１９をマスクにして前記強誘電体キャパシタ層３ａをエッチングし、パターニングする。

ただし、本実施形態においては、特に強誘電体キャパシタ層３ａ中の上部電極層１０ａ、強誘電体層９ａ、下部電極層８ａまでをエッチングしたら、図４（ａ）に示したように一旦エッチングを停止する。そして、基体２をエッチング装置（高温エッチャー）から出してドライエッチャーに入れ、ここで図４（ｂ）に示すように第２マスクパターン１８のみを選択的に除去する。続いて、基体２を再度高温エッチャーに戻し、残ったマスクパターン１７のみをマスクにして再度エッチングを行い、図４（ｃ）に示すように酸素バリア層７ａをパターニングする。これにより、強誘電体キャパシタ３を形成する。

ここで、特に酸素バリア層７ａのエッチングに際しては、前記のチタン酸化物層１７ａのエッチングと同様に、高温エッチングで行うようにする。これにより、酸素バリア層７ａのパターニング（エッチング）と同時に、マスクパターン１７もエッチングするようにする。そして、このようにマスクパターン１７も同時にエッチングすることで、酸素バリア層７ａのパターニングが終了し、強誘電体キャパシタ３が得られた際に、マスクパターン１７もエッチングで除去されているようにする。なお、このような制御については、酸素バリア層７ａの厚さ、マスクパターン１７の厚さ、さらにエッチング条件等を、予め実験等によって適宜に設定しておくことで、行うことができる。

このように積層マスクパターン１９をマスクにしてエッチングすると、特にチタン酸化物からなるマスクパターン１７が５０〜１００ｎｍ程度と薄く、したがってシリコン酸化物からなる第２マスクパターン１８を従来と同様に７００ｎｍ程度とした場合に、積層マスクパターン１９の合計厚は７５０ｎｍ〜８００ｎｍ程度となり、従来の９００ｎｍ程度よりは薄くなる。その結果、アスペクト比が低くなり、強誘電体キャパシタ層３ａをその底部側（下部電極層８ａ）まで良好にエッチングすることができる。そして、特にマスクパターン１７を用いて酸素バリア膜７ａもパターニングすることにより、過剰なオーバーエッチングを行うことなく、強誘電体キャパシタ３を良好に形成することができる。

次いで、図５（ａ）に示すように、得られた強誘電体キャパシタ３を覆ってスパッタ法やＣＶＤ法等により、前記下地絶縁膜６上にＡｌＯｘを成膜し、水素バリア膜１３を形成する。
次いで、形成した水素バリア膜１３上に、ＣＶＤ法等によって珪素酸化物（ＳｉＯ_２）を成膜し、さらにこれをＣＭＰ法等によって平坦化することにより、図５（ｂ）に示すように層間絶縁膜１４を形成する。

次いで、層間絶縁膜１４上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクにして層間絶縁膜１４をエッチングし、図５（ｃ）に示すように前記上部電極１０に通じるコンタクトホール１５を形成する。続いて、このコンタクトホール１５内にプラグ１６を埋設する。そして、このプラグ１６に導通する配線等の導電部（図示せず）を形成し、さらにこれを覆って第２層間絶縁膜（図示せず）等を形成することにより、本発明の強誘電体メモリ装置１を得る。

このような強誘電体メモリ装置１の製造方法にあっては、エッチングがされにくく、したがってエッチング耐性が大きいチタン酸化物をマスクパターン１７にし、第２マスクパターン１８とともに積層マスクパターン１９として用いてエッチングし、強誘電体キャパシタ３をパターニングするので、強誘電体キャパシタ形成時におけるマスクのアスペクト比を従来に比べ低くすることができ、したがって強誘電体キャパシタ３をその底部側まで良好にエッチングすることができる。よって、強誘電体キャパシタ３を形成する際の加工性を向上し、過剰なオーバーエッチングを不要にすることができ、これにより、過剰なオーバーエッチングに起因して強誘電体キャパシタ３の側壁面が荒れてしまうのを防止し、良好な強誘電体特性を有する強誘電体キャパシタを形成することができる。

また、前記マスクパターン１７と前記第２マスクパターン１８とからなる積層マスクパターン１９をマスクにしてエッチングするので、チタン酸化物からなるマスクパターンの負担を少なくしてこれの膜厚を薄くすることができ、したがってエッチングがされにくいチタン酸化物層に対するエッチングを必要最小限に抑えることができる。
そして、特に酸素バリア層７ａのパターニング（エッチング）と同時にマスクパターン１７もエッチングするようにしているので、マスクパターン１７のみをエッチングにより除去する工程を省略することができ、生産性を高めることができる。

なお、このような強誘電体メモリ装置１は、携帯電話、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々な電子機器に適用することができる。

また、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り種々の変更が可能である。例えば、前記実施形態では前記マスクパターン１７と前記第２マスクパターン１８とからなる積層マスクパターン１９をマスクにして強誘電体キャパシタ層３ａをエッチングするようにしたが、チタン酸化物からなるマスクパターン１７のみをマスクにして強誘電体キャパシタ層３ａをエッチングし、パターニングしてもよい。
また、マスクパターン１７をチタン酸化物（ＴｉＯｘ）のみによって形成したが、例えばこのチタン酸化物（ＴｉＯｘ）とＴｉＮとを積層して、ＴｉＯｘ（下層）／ＴｉＮ（上層）からなる積層膜、あるいはＴｉＮ（下層）／ＴｉＯｘ（上層）からなる積層膜を形成し、このような積層膜をマスクパターンとしてもよい。

本発明の強誘電体メモリ装置の一実施形態を示す要部断面図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。

符号の説明

１…強誘電体メモリ装置、２…基体、３…強誘電体キャパシタ、３ａ…強誘電体キャパシタ層、７…酸素バリア膜、７ａ…酸素バリア層、８…下部電極、８ａ…下部電極層、９…強誘電体膜、９ａ…強誘電体層、１０…上部電極、１０ａ…上部電極層、１５…コンタクトホール、１７…マスクパターン、１７ａ…チタン酸化物層、１８…第２マスクパターン、１９…積層マスクパターン

Claims (2)

1. 基体上に下部電極層と強誘電体層と上部電極層とからなる強誘電体キャパシタ層を形成する工程と、
   前記強誘電体キャパシタ層上にチタン酸化物層を形成する工程と、
   前記チタン酸化物層を、２００℃以上５００℃以下での高温エッチングでパターニングし、マスクパターンを形成する工程と、
   前記マスクパターンをマスクにして、前記強誘電体キャパシタ層をエッチングし、下部電極と強誘電体膜と上部電極とを有した強誘電体キャパシタを形成する工程と、を備え、
   前記基体上に強誘電体キャパシタ層を形成する工程では、前記基体と下部電極層との間に酸素バリア層を形成するようにし、
   前記マスクパターンを形成する工程は、前記チタン酸化物層上に第２マスクパターンを形成する工程と、該第２マスクパターンを用いて前記チタン酸化物層を高温エッチングし、マスクパターンを形成する工程と、を有してなり、
   前記強誘電体キャパシタを形成する工程は、前記マスクパターンと前記第２マスクパターンとからなる積層マスクパターンをマスクにして前記上部電極層と強誘電体層と下部電極層とをエッチングし、パターニングする工程と、続いて前記積層マスクパターンから前記第２マスクパターンを選択的に除去する工程と、その後、残った前記マスクパターンをマスクにして前記酸素バリア層をエッチングし、パターニングする工程と、を有してなることを特徴とする強誘電体メモリ装置の製造方法。
2. 前記第２マスクパターンを形成する工程は、テトラエトキシシランを原料とする化学気相堆積法でシリコン酸化物層を形成する工程と、前記シリコン酸化物層をエッチングによりパターニングしてシリコン酸化物からなる第２マスクパターンを形成する工程と、を有してなることを特徴とする請求項１記載の強誘電体メモリ装置の製造方法。

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