JP2002094019A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ハードマスクを使用してキャパシタを形成し
ても従来のような問題が発生しない半導体装置の製造方
法を提供する。 【解決手段】 下部電極１０３，強誘電体膜１０４，上
部電極１０５及び酸化膜１０６を順次形成し，下部電極
１０３の第１のレジストパターン１０７を形成し，第１
のレジストパターン１０７をマスクとして酸化膜１０１
をエッチングし，第１のレジストパターン１０７を除去
し，酸化膜１０１をマスクとして上部電極１０５及び強
誘電体膜１０４をエッチングし，酸化膜１０１上の所定
領域に上部電極の第２のレジストパターン１０８を形成
し，第２のレジストパターン１０８をマスクとしてエッ
チング法により酸化膜１０１を再加工し，第２のレジス
トパターン１０８を除去し，再加工された酸化膜１０１
をマスクとして上部電極１０５及び下部電極１０３をエ
ッチングする。
ても従来のような問題が発生しない半導体装置の製造方
法を提供する。 【解決手段】 下部電極１０３，強誘電体膜１０４，上
部電極１０５及び酸化膜１０６を順次形成し，下部電極
１０３の第１のレジストパターン１０７を形成し，第１
のレジストパターン１０７をマスクとして酸化膜１０１
をエッチングし，第１のレジストパターン１０７を除去
し，酸化膜１０１をマスクとして上部電極１０５及び強
誘電体膜１０４をエッチングし，酸化膜１０１上の所定
領域に上部電極の第２のレジストパターン１０８を形成
し，第２のレジストパターン１０８をマスクとしてエッ
チング法により酸化膜１０１を再加工し，第２のレジス
トパターン１０８を除去し，再加工された酸化膜１０１
をマスクとして上部電極１０５及び下部電極１０３をエ
ッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体装置の製造
方法に関し，さらに詳細には，強誘電体キャパシタを有
する半導体装置の製造方法に関する。
方法に関し，さらに詳細には，強誘電体キャパシタを有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に，強誘電体膜を使用した半導体メ
モリ（例えばＦｅＲＡＭ）のキャパシタにおいては，上
部電極の面積は，下層にある強誘電体膜や下部電極の面
積よりも小さくなるように形成される。かかる構造は，
強誘電体膜や下部電極が加工の際に受けるダメージを低
減するために採用される。
モリ（例えばＦｅＲＡＭ）のキャパシタにおいては，上
部電極の面積は，下層にある強誘電体膜や下部電極の面
積よりも小さくなるように形成される。かかる構造は，
強誘電体膜や下部電極が加工の際に受けるダメージを低
減するために採用される。
【０００３】以下，図５及び図６を参照して，従来の強
誘電体キャパシタのを有する半導体装置の製造方法を説
明する。なお，図５及び図６は，従来の強誘電体キャパ
シタを有する半導体装置の製造方法を示す断面工程図で
ある。
誘電体キャパシタのを有する半導体装置の製造方法を説
明する。なお，図５及び図６は，従来の強誘電体キャパ
シタを有する半導体装置の製造方法を示す断面工程図で
ある。
【０００４】まず，図５（ａ）に示すように，例えばＣ
ＶＤ法で形成した酸化膜３０１上に例えばスパッタ法に
より例えば１００Å膜厚の密着層（例えばＴｉ層）３０
２，例えば２，０００Å膜厚の下部電極（例えばＰｔ電
極）３０３を順次形成する。さらに，その上に，例えば
２，０００Å膜厚のＳＢＴ膜（ＳｒＢｉ２Ｔａ２０９
膜）などの強誘電体膜３０４をスピンコート法により成
膜した後，例えば２，０００Å膜厚の上部電極（例えば
Ｐｔ電極）３０５をスパッタ法により形成する。
ＶＤ法で形成した酸化膜３０１上に例えばスパッタ法に
より例えば１００Å膜厚の密着層（例えばＴｉ層）３０
２，例えば２，０００Å膜厚の下部電極（例えばＰｔ電
極）３０３を順次形成する。さらに，その上に，例えば
２，０００Å膜厚のＳＢＴ膜（ＳｒＢｉ２Ｔａ２０９
膜）などの強誘電体膜３０４をスピンコート法により成
膜した後，例えば２，０００Å膜厚の上部電極（例えば
Ｐｔ電極）３０５をスパッタ法により形成する。
【０００５】次いで，図５（ｂ）に示すように，フォト
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン３０６を形成する。さら
に，図５（ｃ）に示すように，上記レジストパターン３
０６をマスクとして，ドライエッチング法により上部電
極（例えばＰｔ電極）３０５を加工する。上記エッチン
グ後，図５（ｄ）に示すように，０２プラズマによりレ
ジストパターン３０６を灰化処理して除去する。
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン３０６を形成する。さら
に，図５（ｃ）に示すように，上記レジストパターン３
０６をマスクとして，ドライエッチング法により上部電
極（例えばＰｔ電極）３０５を加工する。上記エッチン
グ後，図５（ｄ）に示すように，０２プラズマによりレ
ジストパターン３０６を灰化処理して除去する。
【０００６】さらに，図６（ａ）に示すように，フォト
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン３０７を形成する。その
後，図６（ｂ）に示すように，上記レジストパターン３
０７をマスクとして，ドライエッチング法により強誘電
体膜（例えばＳＢＴ膜）３０４，下部電極（例えばＰｔ
電極）３０３及び密着層（例えばＴｉ層）３０２を一括
して加工する。上記エッチング後，図６（ｃ）に示すよ
うに，０２プラズマによりレジストパターン３０７を灰
化処理して除去する。
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン３０７を形成する。その
後，図６（ｂ）に示すように，上記レジストパターン３
０７をマスクとして，ドライエッチング法により強誘電
体膜（例えばＳＢＴ膜）３０４，下部電極（例えばＰｔ
電極）３０３及び密着層（例えばＴｉ層）３０２を一括
して加工する。上記エッチング後，図６（ｃ）に示すよ
うに，０２プラズマによりレジストパターン３０７を灰
化処理して除去する。
【０００７】しかしながら，上記方法では，強誘電体膜
３０４，下部電極３０３を一括してエッチングする際
に，以下の理由により，レジストパターンが欠損し，上
部電極及び強誘電体膜がエッチングされてしまうという
問題が発生する。 （１）．強誘電体膜及び下部電極は，レジストパターン
に対するエッチング選択比が低い。 （２）．強誘電体膜及び下部電極のエッチング時に形成
された反応生成物が，レジストパターンの側壁部に付着
し，レジストパターン除去後にもフェンス状に残存す
る。この反応生成物を除去するために，過度のオーバー
エッチングが必要となる。 （３）．上部電極上に形成されるレジストパターンの膜
厚が薄い。
３０４，下部電極３０３を一括してエッチングする際
に，以下の理由により，レジストパターンが欠損し，上
部電極及び強誘電体膜がエッチングされてしまうという
問題が発生する。 （１）．強誘電体膜及び下部電極は，レジストパターン
に対するエッチング選択比が低い。 （２）．強誘電体膜及び下部電極のエッチング時に形成
された反応生成物が，レジストパターンの側壁部に付着
し，レジストパターン除去後にもフェンス状に残存す
る。この反応生成物を除去するために，過度のオーバー
エッチングが必要となる。 （３）．上部電極上に形成されるレジストパターンの膜
厚が薄い。
【０００８】上記問題を解決するため，レジストパター
ンをマスクにする代わりに，例えば酸化膜などのハード
マスクを使用する方法が採用されている。かかるハード
マスクを使用した強誘電体キャパシタを有する半導体装
置の製造方法を図７及び図８に示す。なお，図７及び図
８は，従来のハードマスクを使用した強誘電体キャパシ
タを有する半導体装置の製造方法を示す断面工程図であ
る。
ンをマスクにする代わりに，例えば酸化膜などのハード
マスクを使用する方法が採用されている。かかるハード
マスクを使用した強誘電体キャパシタを有する半導体装
置の製造方法を図７及び図８に示す。なお，図７及び図
８は，従来のハードマスクを使用した強誘電体キャパシ
タを有する半導体装置の製造方法を示す断面工程図であ
る。
【０００９】まず，図７（ａ）に示すように，例えばＣ
ＶＤ法により形成した酸化膜４０１上に，例えばスパッ
タ法により例えば１００Å膜厚の密着層（例えばＴｉ
層）４０２及び例えば２，０００Å膜厚の下部電極（例
えばＰｔ層）４０３を形成する。その後，例えば２，０
００Å膜厚の例えばＳＢＴ膜（ＳｒＢｉ２Ｔａ２０９
膜）などの強誘電体膜４０４をスピンコート法により成
膜する。さらに，この上に２，０００Å膜厚の上部電極
（例えばＰｔ電極）４０５をスパッタ法により形成す
る。
ＶＤ法により形成した酸化膜４０１上に，例えばスパッ
タ法により例えば１００Å膜厚の密着層（例えばＴｉ
層）４０２及び例えば２，０００Å膜厚の下部電極（例
えばＰｔ層）４０３を形成する。その後，例えば２，０
００Å膜厚の例えばＳＢＴ膜（ＳｒＢｉ２Ｔａ２０９
膜）などの強誘電体膜４０４をスピンコート法により成
膜する。さらに，この上に２，０００Å膜厚の上部電極
（例えばＰｔ電極）４０５をスパッタ法により形成す
る。
【００１０】次いで，図７（ｂ）に示すように，フォト
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン４０６を形成する。この
レジストパターン４０６は，さらに，図７（ｃ）に示す
ように，上記レジストパターン４０６をマスクとして，
ドライエッチング法により上部電極（例えばＰｔ電極）
４０５を加工する。上記エッチング後，図７（ｄ）に示
すように，０２プラズマによりレジストパターン４０６
を灰化処理して除去する。
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン４０６を形成する。この
レジストパターン４０６は，さらに，図７（ｃ）に示す
ように，上記レジストパターン４０６をマスクとして，
ドライエッチング法により上部電極（例えばＰｔ電極）
４０５を加工する。上記エッチング後，図７（ｄ）に示
すように，０２プラズマによりレジストパターン４０６
を灰化処理して除去する。
【００１１】その後，図８（ａ）に示すように，例えば
ＣＶＤ法により，例えば酸化膜４０７などのハードマス
クを成膜した後，フォトリソグラフィ法によりレジスト
パターン４０８を形成する。その後，図８（ｂ）に示す
ように，上記レジストパターン４０８をマスクとして，
ドライエッチング法により酸化膜４０７を加工し，さら
に，０２プラズマによりレジストパターン４０８を灰化
処理して除去する。
ＣＶＤ法により，例えば酸化膜４０７などのハードマス
クを成膜した後，フォトリソグラフィ法によりレジスト
パターン４０８を形成する。その後，図８（ｂ）に示す
ように，上記レジストパターン４０８をマスクとして，
ドライエッチング法により酸化膜４０７を加工し，さら
に，０２プラズマによりレジストパターン４０８を灰化
処理して除去する。
【００１２】その後，図８（ｃ）に示すように，例えば
酸化膜４０７をマスクとして，ドライエッチング法によ
り強誘電体膜（例えばＳＢＴ膜）４０４，下部電極（例
えばＰｔ電極）４０３及び密着層（例えばＴｉ層）４０
２を一括して加工する。
酸化膜４０７をマスクとして，ドライエッチング法によ
り強誘電体膜（例えばＳＢＴ膜）４０４，下部電極（例
えばＰｔ電極）４０３及び密着層（例えばＴｉ層）４０
２を一括して加工する。
【００１３】
【発明が解決しようとする課題】しかしながら，上記ハ
ードマスクを使用した方法は，以下の問題がある。 （１）．上部電極側壁の段差部では，ハードマスクの見
かけ上の膜厚が厚くなるため（図８（ａ）中に矢印ａで
示す），ハードマスク加工時のレジストパターンが段差
部にかかった場合，ハードマスクである酸化膜が完全に
エッチングされずに一部が残存するため，パターン不良
が発生する。このパターン不良を防止するために上部電
極と下部電極との合わせ余裕を多くすると，微細化の妨
げになる。 （２）．さらに，上部電極の加工にハードマスクの使用
が必要とされる場合には，上部電極上に２層のハードマ
スク（酸化膜）が形成されるため，この膜厚の厚い酸化
膜が原因として，後工程の平坦化工程やコンタクト開口
工程に支障をきたすことになる。
ードマスクを使用した方法は，以下の問題がある。 （１）．上部電極側壁の段差部では，ハードマスクの見
かけ上の膜厚が厚くなるため（図８（ａ）中に矢印ａで
示す），ハードマスク加工時のレジストパターンが段差
部にかかった場合，ハードマスクである酸化膜が完全に
エッチングされずに一部が残存するため，パターン不良
が発生する。このパターン不良を防止するために上部電
極と下部電極との合わせ余裕を多くすると，微細化の妨
げになる。 （２）．さらに，上部電極の加工にハードマスクの使用
が必要とされる場合には，上部電極上に２層のハードマ
スク（酸化膜）が形成されるため，この膜厚の厚い酸化
膜が原因として，後工程の平坦化工程やコンタクト開口
工程に支障をきたすことになる。
【００１４】したがって，本発明の目的は，ハードマス
クを使用して強誘電体キャパシタを形成する場合であっ
ても，上記問題が発生しない新規かつ改良された半導体
装置の製造方法を提供することにある。
クを使用して強誘電体キャパシタを形成する場合であっ
ても，上記問題が発生しない新規かつ改良された半導体
装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の発明では，強誘電体キャパシタを
有する半導体装置の製造方法であって，所定の回路を形
成した半導体基板上に，下部電極，強誘電体膜，上部電
極及び酸化膜を順次形成する工程と，フォトリソグラフ
ィ法により，前記下部電極の第１のレジストパターンを
形成する工程と，前記第１のレジストパターンをマスク
として，エッチング法により，前記酸化膜を加工する工
程と，前記第１のレジストパターンを除去する工程と，
前記加工した酸化膜をマスクとして，前記上部電極及び
前記強誘電体膜をエッチングする工程と，フォトリソグ
ラフィ法により，前記酸化膜上の所定領域に，上部電極
の第２のレジストパターンを形成する工程と，前記第２
のレジストパターンをマスクとして，エッチング法によ
り，前記上部電極上の前記酸化膜を再加工する工程と，
前記第２のレジストパターンを除去する工程と，前記再
加工された酸化膜をマスクとして，前記上部電極及び前
記下部電極をエッチングする工程と，を有することを特
徴とする半導体装置の製造方法が提供される。
に，請求項１に記載の発明では，強誘電体キャパシタを
有する半導体装置の製造方法であって，所定の回路を形
成した半導体基板上に，下部電極，強誘電体膜，上部電
極及び酸化膜を順次形成する工程と，フォトリソグラフ
ィ法により，前記下部電極の第１のレジストパターンを
形成する工程と，前記第１のレジストパターンをマスク
として，エッチング法により，前記酸化膜を加工する工
程と，前記第１のレジストパターンを除去する工程と，
前記加工した酸化膜をマスクとして，前記上部電極及び
前記強誘電体膜をエッチングする工程と，フォトリソグ
ラフィ法により，前記酸化膜上の所定領域に，上部電極
の第２のレジストパターンを形成する工程と，前記第２
のレジストパターンをマスクとして，エッチング法によ
り，前記上部電極上の前記酸化膜を再加工する工程と，
前記第２のレジストパターンを除去する工程と，前記再
加工された酸化膜をマスクとして，前記上部電極及び前
記下部電極をエッチングする工程と，を有することを特
徴とする半導体装置の製造方法が提供される。
【００１６】本項記載の発明では，上部電極及び下部電
極を加工する工程では同一の酸化膜をハードマスクとし
て使用し，酸化膜形成工程を１工程とすることができ
る。即ち，従来の方法においては，ハードマスクを使用
して上部電極を加工する場合には酸化物形成工程が２工
程となるが，本実施形態では１工程の酸化膜形成工程で
よいので製造コストが低減される。従って，上部電極上
の酸化膜の膜厚が厚くならず，後工程の平坦化工程やコ
ンタクト開口工程を支障なく実施することができる。さ
らに，最初に下部電極を加工するので，従来方法のよう
に見かけ上の膜厚が厚くなるという問題も回避すること
ができる。
極を加工する工程では同一の酸化膜をハードマスクとし
て使用し，酸化膜形成工程を１工程とすることができ
る。即ち，従来の方法においては，ハードマスクを使用
して上部電極を加工する場合には酸化物形成工程が２工
程となるが，本実施形態では１工程の酸化膜形成工程で
よいので製造コストが低減される。従って，上部電極上
の酸化膜の膜厚が厚くならず，後工程の平坦化工程やコ
ンタクト開口工程を支障なく実施することができる。さ
らに，最初に下部電極を加工するので，従来方法のよう
に見かけ上の膜厚が厚くなるという問題も回避すること
ができる。
【００１７】また，上記課題を解決するため，請求項２
に記載の発明では，強誘電体キャパシタを有する半導体
装置の製造方法において，所定の回路を形成した半導体
基板上に，下部電極，強誘電体膜，上部電極及び酸化膜
を順次形成する工程と，フォトリソグラフィ法により，
前記下部電極の第１のレジストパターンを形成する工程
と，前記第１のレジストパターンをマスクとして，エッ
チング法により，前記酸化膜を加工する工程と，前記第
１のレジストパターンを除去する工程と，前記加工した
酸化膜をマスクとして，前記上部電極をエッチングする
工程と，フォトリソグラフィ法により，前記上部電極の
第２のレジストパターンを形成する工程と，前記第２の
レジストパターンをマスクとして，エッチング法によ
り，前記上部電極上の前記酸化膜を再加工し及び前記強
誘電体膜を加工する工程と，前記第２のレジストパター
ンを除去する工程と，前記再加工した酸化膜をマスクと
して，前記上部電極及び前記下部電極をエッチングする
工程と，を有することを特徴とする半導体装置の製造方
法が提供される。
に記載の発明では，強誘電体キャパシタを有する半導体
装置の製造方法において，所定の回路を形成した半導体
基板上に，下部電極，強誘電体膜，上部電極及び酸化膜
を順次形成する工程と，フォトリソグラフィ法により，
前記下部電極の第１のレジストパターンを形成する工程
と，前記第１のレジストパターンをマスクとして，エッ
チング法により，前記酸化膜を加工する工程と，前記第
１のレジストパターンを除去する工程と，前記加工した
酸化膜をマスクとして，前記上部電極をエッチングする
工程と，フォトリソグラフィ法により，前記上部電極の
第２のレジストパターンを形成する工程と，前記第２の
レジストパターンをマスクとして，エッチング法によ
り，前記上部電極上の前記酸化膜を再加工し及び前記強
誘電体膜を加工する工程と，前記第２のレジストパター
ンを除去する工程と，前記再加工した酸化膜をマスクと
して，前記上部電極及び前記下部電極をエッチングする
工程と，を有することを特徴とする半導体装置の製造方
法が提供される。
【００１８】本項記載の発明では，上部電極及び下部電
極の加工のみに酸化膜（ハードマスク）を使用するの
で，酸化膜の削れ量を低減することができる。この結
果，酸化膜の初期膜厚を薄くすることができるので，加
工精度が向上する。
極の加工のみに酸化膜（ハードマスク）を使用するの
で，酸化膜の削れ量を低減することができる。この結
果，酸化膜の初期膜厚を薄くすることができるので，加
工精度が向上する。
【００１９】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能及
び構成を有する構成要素については，同一符号を付する
ことにより，重複説明を省略する。
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能及
び構成を有する構成要素については，同一符号を付する
ことにより，重複説明を省略する。
【００２０】（第１の実施の形態）まず，図１及び図２
を参照しながら，第１の実施の形態について説明する。
図１及び図２は，本実施形態にかかる半導体装置の製造
方法を示す工程断面図である。
を参照しながら，第１の実施の形態について説明する。
図１及び図２は，本実施形態にかかる半導体装置の製造
方法を示す工程断面図である。
【００２１】まず，図１（ａ）に示すように，例えばＣ
ＶＤ法により形成した酸化膜１０１上に，スパッタ法に
より例えば１００Å膜厚の密着層（例えばＴｉ層）１０
２及び例えば２，０００Å膜厚の下部電極（例えばＰｔ
電極）１０３を順次形成する。その後，例えば２，００
０Å膜厚の例えばＳＢＴ膜（ＳｒＢｉ２Ｔａ２０９膜）
などの強誘電体膜１０４を例えばスピンコート法により
成膜する。さらに，この上に，例えば２，０００Å膜厚
の上部電極（例えばＰｔ電極）１０５をスパッタ法によ
り形成した後，例えばＣＶＤ法により６，０００Å膜厚
の酸化膜１０６を形成する。
ＶＤ法により形成した酸化膜１０１上に，スパッタ法に
より例えば１００Å膜厚の密着層（例えばＴｉ層）１０
２及び例えば２，０００Å膜厚の下部電極（例えばＰｔ
電極）１０３を順次形成する。その後，例えば２，００
０Å膜厚の例えばＳＢＴ膜（ＳｒＢｉ２Ｔａ２０９膜）
などの強誘電体膜１０４を例えばスピンコート法により
成膜する。さらに，この上に，例えば２，０００Å膜厚
の上部電極（例えばＰｔ電極）１０５をスパッタ法によ
り形成した後，例えばＣＶＤ法により６，０００Å膜厚
の酸化膜１０６を形成する。
【００２２】次いで，図１（ｂ）に示すように，フォト
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン１０７を形成する。さら
に，図１（ｃ）に示すように，上記レジストパターン１
０７をマスクとして，ドライエッチング法により酸化膜
１０６を加工した後，０２プラズマでレジストパターン
１０７を灰化処理して除去する。
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン１０７を形成する。さら
に，図１（ｃ）に示すように，上記レジストパターン１
０７をマスクとして，ドライエッチング法により酸化膜
１０６を加工した後，０２プラズマでレジストパターン
１０７を灰化処理して除去する。
【００２３】その後，図１（ｄ）に示すように，加工さ
れた酸化膜１０６をマスクとして，上部電極（例えばＰ
ｔ電極）１０５及び強誘電体膜（例えばＳＢＴ膜）１０
４をドライエッチング法により加工する。本実施形態に
おいては，かかる酸化膜をマスクとして上部電極及び強
誘電体膜をエッチング処理しているが，この酸化膜は，
後工程である，上部電極，下部電極及び密着層の加工工
程でも使用される。
れた酸化膜１０６をマスクとして，上部電極（例えばＰ
ｔ電極）１０５及び強誘電体膜（例えばＳＢＴ膜）１０
４をドライエッチング法により加工する。本実施形態に
おいては，かかる酸化膜をマスクとして上部電極及び強
誘電体膜をエッチング処理しているが，この酸化膜は，
後工程である，上部電極，下部電極及び密着層の加工工
程でも使用される。
【００２４】次いで，図２（ａ）に示すように，フォト
リソグラフィ工程で上部電極パターンのレジストパター
ン１０８を形成する。
リソグラフィ工程で上部電極パターンのレジストパター
ン１０８を形成する。
【００２５】さらに，図２（ｂ）に示すように，上記レ
ジストパターン１０８をマスクとして，ドライエッチン
グ法により，再度，酸化膜１０６を加工する。本実施形
態においては，従来と異なり，上部電極側壁の段差部に
酸化膜及びレジストパターンが形成されないので，後工
程である平坦化工程やコンタクト開口工程を問題なく実
施することができる。
ジストパターン１０８をマスクとして，ドライエッチン
グ法により，再度，酸化膜１０６を加工する。本実施形
態においては，従来と異なり，上部電極側壁の段差部に
酸化膜及びレジストパターンが形成されないので，後工
程である平坦化工程やコンタクト開口工程を問題なく実
施することができる。
【００２６】その後，図２（ｃ）に示すように，上記レ
ジストパターン１０８を０２プラズマで灰化処理して除
去する。さらに，図２（ｄ）に示すように，再加工され
た酸化膜１０６をマスクとして，上部電極（例えばＰｔ
電極）１０５，下部電極（例えばＰｔ電極）１０３及び
密着層（例えばＴｉ層）１０２をエッチングする。
ジストパターン１０８を０２プラズマで灰化処理して除
去する。さらに，図２（ｄ）に示すように，再加工され
た酸化膜１０６をマスクとして，上部電極（例えばＰｔ
電極）１０５，下部電極（例えばＰｔ電極）１０３及び
密着層（例えばＴｉ層）１０２をエッチングする。
【００２７】以上のように，本実施形態においては，上
部電極及び下部電極を加工する工程では同一の酸化膜を
ハードマスクとして使用して，酸化膜形成工程を１工程
とすることができるので製造コストが低減される。従っ
て，上部電極上の酸化膜の膜厚が厚くならず，後工程の
平坦化工程やコンタクト開口工程を支障なく実施するこ
とができる。さらに，最初に下部電極を加工するので，
従来方法のように見かけ上の膜厚が厚くなるという問題
も回避することができる。
部電極及び下部電極を加工する工程では同一の酸化膜を
ハードマスクとして使用して，酸化膜形成工程を１工程
とすることができるので製造コストが低減される。従っ
て，上部電極上の酸化膜の膜厚が厚くならず，後工程の
平坦化工程やコンタクト開口工程を支障なく実施するこ
とができる。さらに，最初に下部電極を加工するので，
従来方法のように見かけ上の膜厚が厚くなるという問題
も回避することができる。
【００２８】（第２の実施の形態）第１の実施例におい
ては，上部電極，強誘電体膜及び下部電極を加工する際
には，同一の酸化膜を再加工して使用しているが，かか
る方法では酸化膜の削れ量が多くなる。このため，酸化
膜の初期膜厚を予め厚く形成する必要があるが，このよ
うな厚い膜厚の酸化膜では寸法変換差が大きくなるた
め，仕上がり寸法のばらつきが大きくなるという問題が
ある。本実施形態においては，上部電極及び下部電極の
加工のみに酸化膜（ハードマスク）を使用する構成を採
用する。
ては，上部電極，強誘電体膜及び下部電極を加工する際
には，同一の酸化膜を再加工して使用しているが，かか
る方法では酸化膜の削れ量が多くなる。このため，酸化
膜の初期膜厚を予め厚く形成する必要があるが，このよ
うな厚い膜厚の酸化膜では寸法変換差が大きくなるた
め，仕上がり寸法のばらつきが大きくなるという問題が
ある。本実施形態においては，上部電極及び下部電極の
加工のみに酸化膜（ハードマスク）を使用する構成を採
用する。
【００２９】以下，図３及び図４に基づいて，第２の実
施の形態について説明する。図３及び図４は，本実施形
態の半導体装置の製造方法を示す断面工程図である。
施の形態について説明する。図３及び図４は，本実施形
態の半導体装置の製造方法を示す断面工程図である。
【００３０】まず，図３（ａ）に示すように，例えばＣ
ＶＤ法により形成した酸化膜２０１上に，スパッタ法に
より例えば１００Å膜厚の密着層（例えばＴｉ層）２０
２及び例えば２，０００Å膜厚の下部電極（例えばＰｔ
電極）２０３を形成する。その後，例えば２，０００Å
膜厚の例えばＳＢＴ膜（ＳｒＢｉ２Ｔａ２０９膜）など
の強誘電体膜をスピンコート法により成膜する。さら
に，この上に，例えば２，０００Å膜厚の上部電極（例
えばＰｔ電極）２０５をスパッタ法により形成した後，
例えばＣＶＤ法により例えば４，０００Åの酸化膜２０
６を形成する。本実施形態においては，各電極の加工の
みに酸化膜を使用するので，第１の実施の形態よりも，
酸化膜を薄い膜厚にすることができる。
ＶＤ法により形成した酸化膜２０１上に，スパッタ法に
より例えば１００Å膜厚の密着層（例えばＴｉ層）２０
２及び例えば２，０００Å膜厚の下部電極（例えばＰｔ
電極）２０３を形成する。その後，例えば２，０００Å
膜厚の例えばＳＢＴ膜（ＳｒＢｉ２Ｔａ２０９膜）など
の強誘電体膜をスピンコート法により成膜する。さら
に，この上に，例えば２，０００Å膜厚の上部電極（例
えばＰｔ電極）２０５をスパッタ法により形成した後，
例えばＣＶＤ法により例えば４，０００Åの酸化膜２０
６を形成する。本実施形態においては，各電極の加工の
みに酸化膜を使用するので，第１の実施の形態よりも，
酸化膜を薄い膜厚にすることができる。
【００３１】次いで，図３（ｂ）に示すように，フォト
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン２０７を形成する。さら
に，図３（ｃ）に示すように，上記レジストパターン２
０７をマスクとして，ドライエッチング法により酸化膜
２０６を加工した後，０２プラズマでレジストパターン
２０７を灰化処理して除去する。
リソグラフィ法により，次工程でエッチングマスクとし
て使用されるレジストパターン２０７を形成する。さら
に，図３（ｃ）に示すように，上記レジストパターン２
０７をマスクとして，ドライエッチング法により酸化膜
２０６を加工した後，０２プラズマでレジストパターン
２０７を灰化処理して除去する。
【００３２】その後，図３（ｄ）に示すように，加工さ
れた酸化膜２０６をマスクとして，上部電極（Ｐｔ電
極）２０５をドライエッチング法により加工する。第１
の実施の形態では，この酸化膜をマスクとして，上部電
極（例えばＰｔ電極）及び強誘電体膜（例えばＳＢＴ
膜）を加工したが，本実施形態においては，上部電極
（Ｐｔ電極）のみが加工される。
れた酸化膜２０６をマスクとして，上部電極（Ｐｔ電
極）２０５をドライエッチング法により加工する。第１
の実施の形態では，この酸化膜をマスクとして，上部電
極（例えばＰｔ電極）及び強誘電体膜（例えばＳＢＴ
膜）を加工したが，本実施形態においては，上部電極
（Ｐｔ電極）のみが加工される。
【００３３】次いで，図４（ａ）に示すように，フォト
リソグラフィ法により，上部電極パターンのレジストパ
ターン２０８を形成する。次いで，図４（ｂ）に示すよ
うに，上記レジストパターン２０８をマスクとして，ド
ライエッチング法により酸化膜２０６を再加工し，及び
強誘電体膜（例えばＳＢＴ膜）２０４を加工する。
リソグラフィ法により，上部電極パターンのレジストパ
ターン２０８を形成する。次いで，図４（ｂ）に示すよ
うに，上記レジストパターン２０８をマスクとして，ド
ライエッチング法により酸化膜２０６を再加工し，及び
強誘電体膜（例えばＳＢＴ膜）２０４を加工する。
【００３４】その後，図４（ｃ）に示すように，上記レ
ジストパターン２０８を０２プラズマで灰化処理して除
去する。さらに，図４（ｄ）に示すように，再加工され
た酸化膜２０６をマスクとして，上部電極（Ｐｔ電極）
２０５及び下部電極（Ｐｔ電極）２０３及び密着層（Ｔ
ｉ層）２０２をエッチングする。
ジストパターン２０８を０２プラズマで灰化処理して除
去する。さらに，図４（ｄ）に示すように，再加工され
た酸化膜２０６をマスクとして，上部電極（Ｐｔ電極）
２０５及び下部電極（Ｐｔ電極）２０３及び密着層（Ｔ
ｉ層）２０２をエッチングする。
【００３５】本実施形態においては，上部電極及び下部
電極の加工のみに酸化膜（ハードマスク）を使用するの
で，酸化膜の削れ量を低減することができる。この結
果，酸化膜の初期膜厚を薄くすることができるので，加
工精度が向上する。
電極の加工のみに酸化膜（ハードマスク）を使用するの
で，酸化膜の削れ量を低減することができる。この結
果，酸化膜の初期膜厚を薄くすることができるので，加
工精度が向上する。
【００３６】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
【００３７】
【発明の効果】上部電極及び下部電極を加工する工程で
は同一の酸化膜をハードマスクとして使用し，酸化膜形
成工程を１工程とすることができるので製造コストが低
減される。従って，上部電極上の酸化膜の膜厚が厚くな
らず，後工程の平坦化工程やコンタクト開口工程を支障
なく実施することができる。さらに，最初に下部電極を
加工するので，従来方法のように見かけ上の膜厚が厚く
なるという問題も回避することができる。
は同一の酸化膜をハードマスクとして使用し，酸化膜形
成工程を１工程とすることができるので製造コストが低
減される。従って，上部電極上の酸化膜の膜厚が厚くな
らず，後工程の平坦化工程やコンタクト開口工程を支障
なく実施することができる。さらに，最初に下部電極を
加工するので，従来方法のように見かけ上の膜厚が厚く
なるという問題も回避することができる。
【００３８】さらに，上部電極及び下部電極の加工のみ
に酸化膜（ハードマスク）を使用するので，酸化膜の削
れ量を低減することができる。この結果，酸化膜の初期
膜厚を薄くすることができるので，加工精度が向上す
る。
に酸化膜（ハードマスク）を使用するので，酸化膜の削
れ量を低減することができる。この結果，酸化膜の初期
膜厚を薄くすることができるので，加工精度が向上す
る。
【図１】第１の実施形態にかかる半導体装置の製造方法
を説明するための断面工程図である。
を説明するための断面工程図である。
【図２】第１の実施形態にかかる半導体装置の製造方法
を説明するための断面工程図である。
を説明するための断面工程図である。
【図３】第２の実施形態にかかる半導体装置の製造方法
を説明するための断面工程図である。
を説明するための断面工程図である。
【図４】第２の実施形態にかかる半導体装置の製造方法
を説明するための断面工程図である。
を説明するための断面工程図である。
【図５】従来の半導体装置の製造方法を説明するための
断面工程図である。
断面工程図である。
【図６】従来の半導体装置の製造方法を説明するための
断面工程図である。
断面工程図である。
【図７】従来の半導体装置の製造方法を説明するための
断面工程図である。
断面工程図である。
【図８】従来の半導体装置の製造方法を説明するための
断面工程図である。
断面工程図である。
１０１ 酸化膜 １０２ 密着層（Ｔｉ層） １０３ 下部電極（Ｐｔ電極） １０４ 強誘電体膜（ＳＢＴ膜） １０５ 上部電極（Ｐｔ電極） １０６ 酸化膜（ハードマスク） １０７ レジストパターン
Claims (2)
- 【請求項１】 強誘電体キャパシタを有する半導体装置
の製造方法であって，所定の回路を形成した半導体基板
上に，下部電極，強誘電体膜，上部電極及び酸化膜を順
次形成する工程と，フォトリソグラフィ法により，前記
下部電極の第１のレジストパターンを形成する工程と，
前記第１のレジストパターンをマスクとして，エッチン
グ法により，前記酸化膜を加工する工程と，前記第１の
レジストパターンを除去する工程と， 前記加工した酸
化膜をマスクとして，前記上部電極及び前記強誘電体膜
をエッチングする工程と，フォトリソグラフィ法によ
り，前記酸化膜上の所定領域に，前記上部電極の第２の
レジストパターンを形成する工程と， 前記第２のレジ
ストパターンをマスクとして，エッチング法により，前
記上部電極上の前記酸化膜を再加工する工程と，前記第
２のレジストパターンを除去する工程と，前記再加工さ
れた酸化膜をマスクとして，前記上部電極及び前記下部
電極をエッチングする工程と，を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 強誘電体キャパシタを有する半導体装置
の製造方法において，所定の回路を形成した半導体基板
上に，下部電極，強誘電体膜，上部電極及び酸化膜を順
次形成する工程と，フォトリソグラフィ法により，前記
下部電極の第１のレジストパターンを形成する工程と，
前記第１のレジストパターンをマスクとして，エッチン
グ法により，前記酸化膜を加工する工程と，前記第１の
レジストパターンを除去する工程と，前記加工した酸化
膜をマスクとして，前記上部電極をエッチングする工程
と，フォトリソグラフィ法により，前記上部電極の第２
のレジストパターンを形成する工程と，前記第２のレジ
ストパターンをマスクとして，エッチング法により，前
記上部電極上の前記酸化膜を再加工し及び前記強誘電体
膜を加工する工程と，前記第２のレジストパターンを除
去する工程と，前記再加工した酸化膜をマスクとして，
前記上部電極及び前記下部電極をエッチングする工程
と，を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000281230A JP2002094019A (ja) | 2000-09-18 | 2000-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000281230A JP2002094019A (ja) | 2000-09-18 | 2000-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002094019A true JP2002094019A (ja) | 2002-03-29 |
Family
ID=18765919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000281230A Pending JP2002094019A (ja) | 2000-09-18 | 2000-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002094019A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096338A (ja) * | 2006-11-21 | 2007-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100747404B1 (ko) | 2003-03-25 | 2007-08-07 | 산요덴키가부시키가이샤 | 메모리의 제조 방법 |
| US7390679B2 (en) | 2006-03-09 | 2008-06-24 | Seiko Epson Corporation | Method for manufacturing ferroelectric memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306871A (ja) * | 1995-04-28 | 1996-11-22 | Sony Corp | 誘電体キャパシタの製造方法 |
| JP2000022090A (ja) * | 1998-06-26 | 2000-01-21 | Toshiba Corp | 強誘電体キャパシタ及び半導体集積回路 |
| JP2000196032A (ja) * | 1998-12-28 | 2000-07-14 | Nec Corp | キャパシタの製造方法及びキャパシタ |
-
2000
- 2000-09-18 JP JP2000281230A patent/JP2002094019A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306871A (ja) * | 1995-04-28 | 1996-11-22 | Sony Corp | 誘電体キャパシタの製造方法 |
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| JP2000196032A (ja) * | 1998-12-28 | 2000-07-14 | Nec Corp | キャパシタの製造方法及びキャパシタ |
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| KR100747404B1 (ko) | 2003-03-25 | 2007-08-07 | 산요덴키가부시키가이샤 | 메모리의 제조 방법 |
| KR100747403B1 (ko) | 2003-03-25 | 2007-08-07 | 산요덴키가부시키가이샤 | 메모리 |
| US7297559B2 (en) | 2003-03-25 | 2007-11-20 | Sanyo Electric Co., Ltd. | Method of fabricating memory and memory |
| US7390679B2 (en) | 2006-03-09 | 2008-06-24 | Seiko Epson Corporation | Method for manufacturing ferroelectric memory device |
| JP2007096338A (ja) * | 2006-11-21 | 2007-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4629021B2 (ja) * | 2006-11-21 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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