JP2002324896A - 半導体素子の強誘電体キャパシタ製造方法 - Google Patents
半導体素子の強誘電体キャパシタ製造方法Info
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Abstract
(57)【要約】
【課題】 エッチングによるキャパシタ電極のパターニ
ングを行わずに電極を形成することができ、かつ工程の
安定性及び寄生キャパシタンスの抑制が可能である半導
体素子の強誘電体キャパシタ製造方法を提供する。 【解決手段】 フォトレジストを塗布する段階、フォト
レジストを下端へ行くほどネガティブスロープを有する
ようにパターニングしてマスクを形成する段階、マスク
の側面に蒸着物質が接触しないように電極形成用物質
層、または強誘電物質層を形成する段階、マスクの上部
表面に形成された電極形成用物質層、または強誘電物質
層をマスクの除去と同時にリフトオフ方式で除去する段
階を備えてなることを特徴とする。
ングを行わずに電極を形成することができ、かつ工程の
安定性及び寄生キャパシタンスの抑制が可能である半導
体素子の強誘電体キャパシタ製造方法を提供する。 【解決手段】 フォトレジストを塗布する段階、フォト
レジストを下端へ行くほどネガティブスロープを有する
ようにパターニングしてマスクを形成する段階、マスク
の側面に蒸着物質が接触しないように電極形成用物質
層、または強誘電物質層を形成する段階、マスクの上部
表面に形成された電極形成用物質層、または強誘電物質
層をマスクの除去と同時にリフトオフ方式で除去する段
階を備えてなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に係り、
特に、乾式エッチングが難しいキャパシタ電極のパター
ニングをネガティブスロープを用いたリフトオフ方式で
行い、工程の安定性及び寄生キャパシタンスの発生を抑
制できるようにした半導体素子の強誘電体キャパシタ製
造方法に関する。
特に、乾式エッチングが難しいキャパシタ電極のパター
ニングをネガティブスロープを用いたリフトオフ方式で
行い、工程の安定性及び寄生キャパシタンスの発生を抑
制できるようにした半導体素子の強誘電体キャパシタ製
造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭをはじめとした半導体メモリ装
置の高集積化に伴い、半導体装置のリフレッシュ特性な
どの動作特性が大きな問題となっている。これにより、
動作特性の確保のために、十分なキャパシタの静電容量
を確保する技術に対する研究開発が活発に行われてい
る。これにより、不揮発性メモリ素子であるＦｅＲＡＭ
及び今後の次世代半導体メモリ装置のキャパシタの誘電
体としてＳｒＢｉ2Ｔａ2Ｏ 9（ＳＢＴ）、Ｐｂ（Ｚｒｘ
Ｔｉ１−ｘ）Ｏ3（ＰＺＴ）薄膜などの材料が注目され
ている。ここで、ＳＢＴをコーティング法で堆積させる
場合は、ゲル状態で工程が行われるため、部分的に不均
一になるという問題が発生し、同時にウェハ全体わたっ
て形成された多数のキャパシタのキャパシタンスを同じ
値にすることがきわめて困難であるという問題がある。
置の高集積化に伴い、半導体装置のリフレッシュ特性な
どの動作特性が大きな問題となっている。これにより、
動作特性の確保のために、十分なキャパシタの静電容量
を確保する技術に対する研究開発が活発に行われてい
る。これにより、不揮発性メモリ素子であるＦｅＲＡＭ
及び今後の次世代半導体メモリ装置のキャパシタの誘電
体としてＳｒＢｉ2Ｔａ2Ｏ 9（ＳＢＴ）、Ｐｂ（Ｚｒｘ
Ｔｉ１−ｘ）Ｏ3（ＰＺＴ）薄膜などの材料が注目され
ている。ここで、ＳＢＴをコーティング法で堆積させる
場合は、ゲル状態で工程が行われるため、部分的に不均
一になるという問題が発生し、同時にウェハ全体わたっ
て形成された多数のキャパシタのキャパシタンスを同じ
値にすることがきわめて困難であるという問題がある。
【０００３】キャパシタの上部電極は下部電極と同じ物
質で形成する。そのような物質としては耐酸化性の優れ
た白金（Ｐｔ）と伝導性酸化物のＩｒＯ2、ＲｕＯ2また
は金属Ｉｒ、Ｒｕのような物質がある。特に、強誘電体
キャパシタでは誘電膜としてＳＢＴ膜、電極としては白
金膜が最も多く使われている。
質で形成する。そのような物質としては耐酸化性の優れ
た白金（Ｐｔ）と伝導性酸化物のＩｒＯ2、ＲｕＯ2また
は金属Ｉｒ、Ｒｕのような物質がある。特に、強誘電体
キャパシタでは誘電膜としてＳＢＴ膜、電極としては白
金膜が最も多く使われている。
【０００４】以下、添付の図面に基づき従来技術の強誘
電体キャパシタについて説明する。
電体キャパシタについて説明する。
【０００５】図１ａから図１ｊは従来技術の強誘電体キ
ャパシタの形成のための工程断面図である。まず、図１
ａのように、下部絶縁膜、例えば酸化膜１上にＰｔなど
の物質をスパッタリング方式で堆積させてキャパシタ下
部電極形成用物質層２を形成する。そして、下部電極形
成用物質層２上にＳＢＴ膜をコーティングして誘電体層
３を形成し、再びスパッタリング方式でＰｔを堆積させ
て上部電極形成用物質層４を形成する。
ャパシタの形成のための工程断面図である。まず、図１
ａのように、下部絶縁膜、例えば酸化膜１上にＰｔなど
の物質をスパッタリング方式で堆積させてキャパシタ下
部電極形成用物質層２を形成する。そして、下部電極形
成用物質層２上にＳＢＴ膜をコーティングして誘電体層
３を形成し、再びスパッタリング方式でＰｔを堆積させ
て上部電極形成用物質層４を形成する。
【０００６】次に、図１ｂのように、上部電極形成用物
質層４上にフォトレジストを塗布し、選択的にパターニ
ングして第１マスク５を形成する。次いで、露出した上
部電極形成用物質層４を第１マスク５を用いて選択的に
エッチングして、上部電極４ａを形成する。エッチング
方法としては乾式エッチングを用いる。その後第１マス
ク５を除去する。
質層４上にフォトレジストを塗布し、選択的にパターニ
ングして第１マスク５を形成する。次いで、露出した上
部電極形成用物質層４を第１マスク５を用いて選択的に
エッチングして、上部電極４ａを形成する。エッチング
方法としては乾式エッチングを用いる。その後第１マス
ク５を除去する。
【０００７】さらに、図１ｃのように、上部電極４ａを
含む誘電体層３上にフォトレジストを再び塗布し、上部
電極４ａを中心にそれより広く残るよう選択的にパター
ニングして、第２マスク６を形成する。その第２マスク
６を用いて、露出した誘電体層３を選択的にエッチング
して、キャパシタ誘電体層３ａを形成する。
含む誘電体層３上にフォトレジストを再び塗布し、上部
電極４ａを中心にそれより広く残るよう選択的にパター
ニングして、第２マスク６を形成する。その第２マスク
６を用いて、露出した誘電体層３を選択的にエッチング
して、キャパシタ誘電体層３ａを形成する。
【０００８】図１ｄのように、パターニングされた上部
電極４ａ、キャパシタ誘電体層３ａを含む下部電極形成
用物質層２上にフォトレジストを再び塗布し、パターニ
ングした上部電極４ａ、キャパシタ誘電体層３ａを中心
にそれより広く残るよう選択的にパターニングして第３
マスク７を形成する。その第３マスク７を用いて、露出
した下部電極形成用物質層２を選択的にエッチングし
て、下部電極２ａを形成する。
電極４ａ、キャパシタ誘電体層３ａを含む下部電極形成
用物質層２上にフォトレジストを再び塗布し、パターニ
ングした上部電極４ａ、キャパシタ誘電体層３ａを中心
にそれより広く残るよう選択的にパターニングして第３
マスク７を形成する。その第３マスク７を用いて、露出
した下部電極形成用物質層２を選択的にエッチングし
て、下部電極２ａを形成する。
【０００９】下部電極２ａを形成させた後、図１ｅのよ
うに、全面にＰＭＤ（Pre-Metal Dielectric）層８を形
成する。その上に、フォトレジストを塗布し、キャパシ
タのコンタクト領域を選択的に除去して第４マスク９を
形成する。コンタクト領域を選択的に除去した第４マス
ク９を用いてＰＭＤ層８を選択的にエッチングして、上
部電極４ａの一部の表面が露出される第１コンタクトホ
ール１０ａ、下部電極２ａの一部の表面が露出される第
２コンタクトホール１０ｂを形成する。
うに、全面にＰＭＤ（Pre-Metal Dielectric）層８を形
成する。その上に、フォトレジストを塗布し、キャパシ
タのコンタクト領域を選択的に除去して第４マスク９を
形成する。コンタクト領域を選択的に除去した第４マス
ク９を用いてＰＭＤ層８を選択的にエッチングして、上
部電極４ａの一部の表面が露出される第１コンタクトホ
ール１０ａ、下部電極２ａの一部の表面が露出される第
２コンタクトホール１０ｂを形成する。
【００１０】これらのコンタクトホールを形成させた
後、図１ｆのように、第１、２コンタクトホール１０
ａ、１０ｂの底面にバリア層１１を形成させるため、Ｐ
ＭＤ層８の表面全面にＴｉＮを堆積させる。
後、図１ｆのように、第１、２コンタクトホール１０
ａ、１０ｂの底面にバリア層１１を形成させるため、Ｐ
ＭＤ層８の表面全面にＴｉＮを堆積させる。
【００１１】次いで、フォトレジスト１２を積層させて
パターニングして、図１ｇのように、第１、２コンタク
トホール１０ａ、１０ｂをそのフォトレジスト１２ａ、
１２ｂでマスキングして露出したバリア層１１を除去す
る。その際、図示のように、バリア層１１は完全には除
去されずにコンタクトホールの開口部周囲に残る。
パターニングして、図１ｇのように、第１、２コンタク
トホール１０ａ、１０ｂをそのフォトレジスト１２ａ、
１２ｂでマスキングして露出したバリア層１１を除去す
る。その際、図示のように、バリア層１１は完全には除
去されずにコンタクトホールの開口部周囲に残る。
【００１２】さらに、全面にフォトレジストを塗布し、
図１ｈのように、キャパシタ形成領域以外の部分にコン
タクトホールを形成させるために、その部分を除去する
ように選択的にパターニングして第５マスク１３を形成
し、これを用いて内部配線コンタクトホール１４を形成
する。
図１ｈのように、キャパシタ形成領域以外の部分にコン
タクトホールを形成させるために、その部分を除去する
ように選択的にパターニングして第５マスク１３を形成
し、これを用いて内部配線コンタクトホール１４を形成
する。
【００１３】次いで、図１ｉのように、９００ÅのＴ
ｉ、３００ÅのＴｉＮ、５０００ÅのＷから構成された
多層金属を第１、２コンタクトホール１０ａ、１０ｂ及
び内部配線コンタクトホール１４内に埋め込み、プラグ
層１５ａ、１５ｂ、１５ｃを形成する。
ｉ、３００ÅのＴｉＮ、５０００ÅのＷから構成された
多層金属を第１、２コンタクトホール１０ａ、１０ｂ及
び内部配線コンタクトホール１４内に埋め込み、プラグ
層１５ａ、１５ｂ、１５ｃを形成する。
【００１４】最後に、図１ｊのように、プラグ層１５
ａ、１５ｂ、１５ｃを含む全面に１００ÅのＴｉ、１５
０ÅのＴｉＮ、５０００ÅのＡｌから構成された多層金
属を全面に堆積させ、写真エッチング工程で選択的にパ
ターニングして金属配線１６ａ、１６ｂ、１６ｃを形成
する。
ａ、１５ｂ、１５ｃを含む全面に１００ÅのＴｉ、１５
０ÅのＴｉＮ、５０００ÅのＡｌから構成された多層金
属を全面に堆積させ、写真エッチング工程で選択的にパ
ターニングして金属配線１６ａ、１６ｂ、１６ｃを形成
する。
【００１５】
【発明が解決しようとする課題】かかる従来技術の強誘
電体キャパシタ形成工程は、キャパシタの電極を形成す
るための工程時にそれぞれのマスクを用いて行うため、
マスク間のアラインを維持し難い。従って、工程マージ
ンの確保のためにキャパシタが占める面積が不必要に大
きくなることがある。
電体キャパシタ形成工程は、キャパシタの電極を形成す
るための工程時にそれぞれのマスクを用いて行うため、
マスク間のアラインを維持し難い。従って、工程マージ
ンの確保のためにキャパシタが占める面積が不必要に大
きくなることがある。
【００１６】そのうえ、かかる従来技術の強誘電体キャ
パシタの形成においては次のような問題がある。第一
に、強誘電体として使用するＳＢＴをゲル状態でコーテ
ィングするため、部分的にプロファイルが不均一とな
り、ウェハ全体にわたってキャパシタンスを同一に維持
することが難しい。これは、コーティング工程の固有の
特性によって、回転軸の中心部分で膜厚が厚くコーティ
ングされ、縁部へ行くほど膜厚が薄くなるからである。
第二に、フォトレジストマスクを用いた乾式エッチング
工程で電極を形成するので、電極エッジ部分で発生する
異常電界ピークにより、均一な電荷分布を維持すること
が難しい。第三に、前述のように、反復的なマスク形成
及びこれを用いたパターニングにより、各マスク間のア
ラインが難しくなる問題がある。第四に、プラグ層の形
成時にコンタクトホールの入口部分にあるバリア層によ
ってタングステンなどの残留物が残り、キャパシタ間の
絶縁特性を低下させることがある。第五に、Ｐｔを使用
した電極のパターニング時に乾式エッチングによる電極
の劣化があり得るため全体的なキャパシタ特性を低下さ
せる。
パシタの形成においては次のような問題がある。第一
に、強誘電体として使用するＳＢＴをゲル状態でコーテ
ィングするため、部分的にプロファイルが不均一とな
り、ウェハ全体にわたってキャパシタンスを同一に維持
することが難しい。これは、コーティング工程の固有の
特性によって、回転軸の中心部分で膜厚が厚くコーティ
ングされ、縁部へ行くほど膜厚が薄くなるからである。
第二に、フォトレジストマスクを用いた乾式エッチング
工程で電極を形成するので、電極エッジ部分で発生する
異常電界ピークにより、均一な電荷分布を維持すること
が難しい。第三に、前述のように、反復的なマスク形成
及びこれを用いたパターニングにより、各マスク間のア
ラインが難しくなる問題がある。第四に、プラグ層の形
成時にコンタクトホールの入口部分にあるバリア層によ
ってタングステンなどの残留物が残り、キャパシタ間の
絶縁特性を低下させることがある。第五に、Ｐｔを使用
した電極のパターニング時に乾式エッチングによる電極
の劣化があり得るため全体的なキャパシタ特性を低下さ
せる。
【００１７】本発明はかかる従来技術の半導体素子にお
ける強誘電体キャパシタの問題を解決するためになされ
たものである。より具体的には、エッチングによるキャ
パシタ電極のパターニングを行わずに電極を形成するこ
とができ、かつ工程の安定性及び寄生キャパシタンスの
抑制が可能である半導体素子の強誘電体キャパシタ製造
方法を提供することである。
ける強誘電体キャパシタの問題を解決するためになされ
たものである。より具体的には、エッチングによるキャ
パシタ電極のパターニングを行わずに電極を形成するこ
とができ、かつ工程の安定性及び寄生キャパシタンスの
抑制が可能である半導体素子の強誘電体キャパシタ製造
方法を提供することである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
の本発明による半導体素子の強誘電体キャパシタ製造方
法は、まず、フォトレジストを塗布してそのフォトレジ
ストを下端へ行くほど広くなるように、すなわちネガテ
ィブスロープを有するようにパターニングしてマスクを
形成する。次に、マスクの側面に堆積させる物質が接触
しないように電極形成用物質層や強誘電物質層を形成
し、マスクの上部表面に形成された電極形成用物質層や
強誘電物質層をマスクの除去と同時にリフトオフ方式で
除去することを特徴とする。
の本発明による半導体素子の強誘電体キャパシタ製造方
法は、まず、フォトレジストを塗布してそのフォトレジ
ストを下端へ行くほど広くなるように、すなわちネガテ
ィブスロープを有するようにパターニングしてマスクを
形成する。次に、マスクの側面に堆積させる物質が接触
しないように電極形成用物質層や強誘電物質層を形成
し、マスクの上部表面に形成された電極形成用物質層や
強誘電物質層をマスクの除去と同時にリフトオフ方式で
除去することを特徴とする。
【００１９】
【発明の実施の形態】以下、添付の図面を基づき本発明
による半導体素子の強誘電体キャパシタについて詳細に
説明する。
による半導体素子の強誘電体キャパシタについて詳細に
説明する。
【００２０】図２ａから図２ｆは本発明による強誘電体
キャパシタの形成のための一実施形態の工程断面図であ
る。本発明は反復的なマスク工程を行うことなく、ネガ
ティブスロープフォトレジストリフトオフ方式でキャパ
シタ電極及び誘電体層をパターニングし、誘電体層の形
成を異方性スパッタリング方法を用いて行うことで、キ
ャパシタの正確なキャパシタンスを確保し、かつウェハ
全体にわたって均一度を高めるようにしたものである。
キャパシタの形成のための一実施形態の工程断面図であ
る。本発明は反復的なマスク工程を行うことなく、ネガ
ティブスロープフォトレジストリフトオフ方式でキャパ
シタ電極及び誘電体層をパターニングし、誘電体層の形
成を異方性スパッタリング方法を用いて行うことで、キ
ャパシタの正確なキャパシタンスを確保し、かつウェハ
全体にわたって均一度を高めるようにしたものである。
【００２１】工程の進行は、まず、図２ａのように、基
板２１上の第１絶縁層、すなわち、下部酸化膜２２上に
フォトレジストを塗布し、下部酸化膜２２が選択的に露
出されるようにパターニングする。その際、ネガティブ
スロープとなるようにパターニングする。すなわち、パ
ターニングして除去したフォトレジストの部分の断面形
状が上端から下端へ行くほど開口の間隔が広くなるよう
に、さらに詳細には、下部酸化膜２２の露出した部分が
フォトレジストの上端部より広くなるようにパターニン
グする。そのフォトレジストのパターニングにより第１
ネガティブスロープマスク２３を形成する。
板２１上の第１絶縁層、すなわち、下部酸化膜２２上に
フォトレジストを塗布し、下部酸化膜２２が選択的に露
出されるようにパターニングする。その際、ネガティブ
スロープとなるようにパターニングする。すなわち、パ
ターニングして除去したフォトレジストの部分の断面形
状が上端から下端へ行くほど開口の間隔が広くなるよう
に、さらに詳細には、下部酸化膜２２の露出した部分が
フォトレジストの上端部より広くなるようにパターニン
グする。そのフォトレジストのパターニングにより第１
ネガティブスロープマスク２３を形成する。
【００２２】上記のように形成させた第１ネガティブス
ロープマスク２３を用いて、キャパシタ下部電極２４を
形成するための金属層、例えば、Ｐｔを異方性スパッタ
リング方式で堆積させる。金属層はフォトレジスト層２
３の表面だけでなく、そのパターニングされた箇所では
露出されている下部酸化膜２２の上にも形成される。そ
の際、膜異方性スパッタリングであり、フォトレジスト
がネガティブスロープとなっているので、下部酸化膜２
２の上に形成された金属層２４は第１ネガティブスロー
プマスク２３の側面に接触せず、しかも、下部酸化膜２
２の上では図２ａの“Ａ”に示すようにフォトレジスト
から離れて成膜される。これによって、金属層の乾式エ
ッチング時に発生するサイドエッジ部分のダメージ発生
を抑えることができる。この状態で、第１ネガティブス
ロープマスク２３を湿式工程を用いたリフトオフ方式で
除去すると、第１ネガティブスロープマスク２３上の金
属層２４ａもまた同時に除去される。
ロープマスク２３を用いて、キャパシタ下部電極２４を
形成するための金属層、例えば、Ｐｔを異方性スパッタ
リング方式で堆積させる。金属層はフォトレジスト層２
３の表面だけでなく、そのパターニングされた箇所では
露出されている下部酸化膜２２の上にも形成される。そ
の際、膜異方性スパッタリングであり、フォトレジスト
がネガティブスロープとなっているので、下部酸化膜２
２の上に形成された金属層２４は第１ネガティブスロー
プマスク２３の側面に接触せず、しかも、下部酸化膜２
２の上では図２ａの“Ａ”に示すようにフォトレジスト
から離れて成膜される。これによって、金属層の乾式エ
ッチング時に発生するサイドエッジ部分のダメージ発生
を抑えることができる。この状態で、第１ネガティブス
ロープマスク２３を湿式工程を用いたリフトオフ方式で
除去すると、第１ネガティブスロープマスク２３上の金
属層２４ａもまた同時に除去される。
【００２３】そして、図２ｂのように、下部電極２４が
形成された全面にフォトレジストを再び塗布し、下部電
極２４が形成されている箇所でネガティブスロープを有
するように選択的にフォトレジストを除去してパターニ
ングし、下部電極２４の一部を露出させる。結果とし
て、第２ネガティブスロープマスク２５を形成する。次
いで、第２ネガティブスロープマスク２５を用いて、異
方性スパッタリング方式でキャパシタの誘電膜として使
用するための強誘電物質２６ａ、例えば、ＳＢＴを成膜
する。この強誘電物質物質２６ａの薄膜はフォトレジス
トがパターニングされた領域にも形成されるが、そこで
は下部電極層２４の上に形成され、強誘電体層２６とな
る。その強誘電体層２６は第２ネガティブスロープマス
ク２５のネガティブスロープのため、金属層２４の場合
と同じように、フォトレジストの側面から一定の間隔離
して形成される。この強誘電物質層２６は下部電極２４
の全面に形成させるのではなく、下部電極２４へのコン
タクト領域を除いた部分に形成させる。
形成された全面にフォトレジストを再び塗布し、下部電
極２４が形成されている箇所でネガティブスロープを有
するように選択的にフォトレジストを除去してパターニ
ングし、下部電極２４の一部を露出させる。結果とし
て、第２ネガティブスロープマスク２５を形成する。次
いで、第２ネガティブスロープマスク２５を用いて、異
方性スパッタリング方式でキャパシタの誘電膜として使
用するための強誘電物質２６ａ、例えば、ＳＢＴを成膜
する。この強誘電物質物質２６ａの薄膜はフォトレジス
トがパターニングされた領域にも形成されるが、そこで
は下部電極層２４の上に形成され、強誘電体層２６とな
る。その強誘電体層２６は第２ネガティブスロープマス
ク２５のネガティブスロープのため、金属層２４の場合
と同じように、フォトレジストの側面から一定の間隔離
して形成される。この強誘電物質層２６は下部電極２４
の全面に形成させるのではなく、下部電極２４へのコン
タクト領域を除いた部分に形成させる。
【００２４】このような強誘電物質の堆積によって下部
電極２４上に強誘電体層２６が形成され、第２ネガティ
ブスロープマスク２５上に強誘電体層２６ａが形成され
る。この状態で、湿式リフトオフ方式で第２ネガティブ
スロープマスク２３を除去すると、同時にその上に形成
されている強誘電体層２６ａも一緒に除去される。
電極２４上に強誘電体層２６が形成され、第２ネガティ
ブスロープマスク２５上に強誘電体層２６ａが形成され
る。この状態で、湿式リフトオフ方式で第２ネガティブ
スロープマスク２３を除去すると、同時にその上に形成
されている強誘電体層２６ａも一緒に除去される。
【００２５】さらに、図２ｃのように、強誘電体層２６
が形成された全面に再びフォトレジストを塗布し、強誘
電体層２６の一部の表面と下部電極２４の一部の表面が
露出するように選択的にパターニングする。このパター
ニングも同様にネガティブスロープが形成されるように
して、第３ネガティブスロープマスク２７を形成する。
ここで、フォトレジストが選択的に除去される部分は上
部電極形成領域と下部電極コンタクト領域である。
が形成された全面に再びフォトレジストを塗布し、強誘
電体層２６の一部の表面と下部電極２４の一部の表面が
露出するように選択的にパターニングする。このパター
ニングも同様にネガティブスロープが形成されるように
して、第３ネガティブスロープマスク２７を形成する。
ここで、フォトレジストが選択的に除去される部分は上
部電極形成領域と下部電極コンタクト領域である。
【００２６】次いで、第３ネガティブスロープマスク２
７を用いて、上部電極２８を形成するための金属層、例
えば、Ｐｔを異方性スパッタリング工程で堆積させ、連
続的にバリア物質層２９、例えば、ＴｉＮを堆積させ
る。このような金属層及びバリア物質層の堆積により、
強誘電体層２６上に上部電極２８及びバリア物質層２９
が形成され、下部電極２４のコンタクト領域にも金属層
２８ａ及びバリア物質層２９ａが形成される。その際、
ネガティブスロープマスクを用いているので、前述と同
様にこれらがフォトレジスト２７の側面に接触すること
がない。もちろん、第３ネガティブスロープマスク２７
上にも金属層２８ｂ及びバリア物質層２９ｂが形成され
る。
７を用いて、上部電極２８を形成するための金属層、例
えば、Ｐｔを異方性スパッタリング工程で堆積させ、連
続的にバリア物質層２９、例えば、ＴｉＮを堆積させ
る。このような金属層及びバリア物質層の堆積により、
強誘電体層２６上に上部電極２８及びバリア物質層２９
が形成され、下部電極２４のコンタクト領域にも金属層
２８ａ及びバリア物質層２９ａが形成される。その際、
ネガティブスロープマスクを用いているので、前述と同
様にこれらがフォトレジスト２７の側面に接触すること
がない。もちろん、第３ネガティブスロープマスク２７
上にも金属層２８ｂ及びバリア物質層２９ｂが形成され
る。
【００２７】下部電極２４のコンタクト領域に形成され
た金属層２８ａ及びバリア物質層２９ａによって、コン
タクト抵抗の増加によるキャパシタ電極の劣化が抑えら
れる。この状態で、湿式リフトオフ方式で第３ネガティ
ブスロープマスク２７を除去すると、同時に、マスク２
７の表面に形成されていた金属層２８ｂとバリア物質層
２９ｂが除去される。
た金属層２８ａ及びバリア物質層２９ａによって、コン
タクト抵抗の増加によるキャパシタ電極の劣化が抑えら
れる。この状態で、湿式リフトオフ方式で第３ネガティ
ブスロープマスク２７を除去すると、同時に、マスク２
７の表面に形成されていた金属層２８ｂとバリア物質層
２９ｂが除去される。
【００２８】そして、図２ｄのように、全面にＰＭＤの
役割を行う第２絶縁層、すなわち、酸化膜３０を成膜及
び平坦化し、酸化膜３０の全面に再びフォトレジスト３
１を形成し、選択的にパターニングする。このパターニ
ングは図示のように従来の一般的なパターニング良い。
このパターニングで除去する部分は上部電極２８のほぼ
中央部、下部電極２４の誘電体層を設けずに金属層２８
ａを形成させた部分、下部酸化膜２２を介して基板２１
へ達する部分である。結局このパターニングで上部電極
２８の上のバリア物質層２９の一部の表面、そして、下
部電極２４上のバリア物質層２９ａの一部の表面、そし
て、キャパシタ形成領域を除いた領域の配線コンタクト
領域が露出させる。このようにパターニングしたフォト
レジスト３１を用いて、酸化膜３０、下部酸化膜２２を
選択的にエッチングして第１、２、３コンタクトホール
３２ａ、３２ｂ、３２ｃを形成する。
役割を行う第２絶縁層、すなわち、酸化膜３０を成膜及
び平坦化し、酸化膜３０の全面に再びフォトレジスト３
１を形成し、選択的にパターニングする。このパターニ
ングは図示のように従来の一般的なパターニング良い。
このパターニングで除去する部分は上部電極２８のほぼ
中央部、下部電極２４の誘電体層を設けずに金属層２８
ａを形成させた部分、下部酸化膜２２を介して基板２１
へ達する部分である。結局このパターニングで上部電極
２８の上のバリア物質層２９の一部の表面、そして、下
部電極２４上のバリア物質層２９ａの一部の表面、そし
て、キャパシタ形成領域を除いた領域の配線コンタクト
領域が露出させる。このようにパターニングしたフォト
レジスト３１を用いて、酸化膜３０、下部酸化膜２２を
選択的にエッチングして第１、２、３コンタクトホール
３２ａ、３２ｂ、３２ｃを形成する。
【００２９】そして、図２ｅのように、フォトレジスト
３１を除去し、１００ÅのＴｉ、３００ÅのＴｉＮ、５
０００ÅのＷなどの多層金属を堆積させ、全面乾式エッ
チング工程で第１、２、３コンタクトホール３２ａ、３
２ｂ、３２ｃを埋め込むプラグ層３３ａ、３３ｂ、３３
ｃを形成する。
３１を除去し、１００ÅのＴｉ、３００ÅのＴｉＮ、５
０００ÅのＷなどの多層金属を堆積させ、全面乾式エッ
チング工程で第１、２、３コンタクトホール３２ａ、３
２ｂ、３２ｃを埋め込むプラグ層３３ａ、３３ｂ、３３
ｃを形成する。
【００３０】次いで、図２ｆのように、プラグ層３３
ａ、３３ｂ、３３ｃが形成された全面に１００ÅのＴ
ｉ、１５０ÅのＴｉＮ、１５０００ÅのＡｌの多層金属
層を形成し、選択的にパターニングして金属配線層３４
ａ、３４ｂ、３４ｃを形成する。
ａ、３３ｂ、３３ｃが形成された全面に１００ÅのＴ
ｉ、１５０ÅのＴｉＮ、１５０００ÅのＡｌの多層金属
層を形成し、選択的にパターニングして金属配線層３４
ａ、３４ｂ、３４ｃを形成する。
【００３１】このような本発明の強誘電体キャパシタ形
成工程は以上の実施形態に限定されず、電極物質として
乾式エッチングの難しいＣｕを使用することもでき、ま
た、強誘電物質として他のもの、例えば、ＰＺＴなどを
使用することができることは当然である。
成工程は以上の実施形態に限定されず、電極物質として
乾式エッチングの難しいＣｕを使用することもでき、ま
た、強誘電物質として他のもの、例えば、ＰＺＴなどを
使用することができることは当然である。
【００３２】
【発明の効果】かかる本発明による半導体素子の強誘電
体キャパシタの製造方法は次のような効果がある。
体キャパシタの製造方法は次のような効果がある。
【００３３】以上のように、本発明においては、乾式エ
ッチングの難しい電極物質のパターニングを行わずに、
ネガティブスロープフォトレジストリフトオフ方式を用
いて電極を形成させるようにしているので、電極のサイ
ドダメージによるエッジ寄生キャパシタンスを抑えるこ
とができる。また、異方性スパッタリングによって電極
物質と強誘電物質を成膜するので、ウェハ全体にわたっ
てキャパシタンスの同一性を実現することができ、高い
精密度が要求されるアナログキャパシタの製造に適用す
ることができる。さらに、電極のパターニング時に乾式
エッチングを行わないので、工程の安定性を十分に確保
できるという効果がある。さらに、本発明による方法で
は、従来の方法ように、それぞれのコンタクトホールを
形成する前にバリア層を先に形成する必要がないので、
コンタクトホールの周囲に残るバリア層の残留物による
素子特性の劣化問題を解決することができる。
ッチングの難しい電極物質のパターニングを行わずに、
ネガティブスロープフォトレジストリフトオフ方式を用
いて電極を形成させるようにしているので、電極のサイ
ドダメージによるエッジ寄生キャパシタンスを抑えるこ
とができる。また、異方性スパッタリングによって電極
物質と強誘電物質を成膜するので、ウェハ全体にわたっ
てキャパシタンスの同一性を実現することができ、高い
精密度が要求されるアナログキャパシタの製造に適用す
ることができる。さらに、電極のパターニング時に乾式
エッチングを行わないので、工程の安定性を十分に確保
できるという効果がある。さらに、本発明による方法で
は、従来の方法ように、それぞれのコンタクトホールを
形成する前にバリア層を先に形成する必要がないので、
コンタクトホールの周囲に残るバリア層の残留物による
素子特性の劣化問題を解決することができる。
【図１ａ】〜
【図１ｊ】 従来技術の強誘電体キャパシタの形成のた
めの工程断面図。
めの工程断面図。
【図２ａ】〜
【図２ｆ】 本発明による強誘電体キャパシタの形成の
ための工程断面図。
ための工程断面図。
２１：基板 ２２：下部
酸化膜 ２３：第１ネガティブスロープマスク２４：下部電極 ２５：第２ネガティブスロープマスク ２６：強誘
電体層 ２７：第３ネガティブスロープマスク ２８：上部
電極 ２９：バリア物質層 ３０：酸化
膜 ３１：フォトレジスト ３２ａ、３２ｂ、３２ｃ：第１、２、３コンタクトホー
ル ３３ａ、３３ｂ、３３ｃ：プラグ層 ３４ａ、３４ｂ、３４ｃ：金属配線層
酸化膜 ２３：第１ネガティブスロープマスク２４：下部電極 ２５：第２ネガティブスロープマスク ２６：強誘
電体層 ２７：第３ネガティブスロープマスク ２８：上部
電極 ２９：バリア物質層 ３０：酸化
膜 ３１：フォトレジスト ３２ａ、３２ｂ、３２ｃ：第１、２、３コンタクトホー
ル ３３ａ、３３ｂ、３３ｃ：プラグ層 ３４ａ、３４ｂ、３４ｃ：金属配線層
Claims (9)
- 【請求項１】 フォトレジストを塗布する段階と、 前記フォトレジストをネガティブスロープを有するよう
にパターニングしてマスクを形成する段階と、 前記マスクの側面に堆積させる物質が接触しないように
電極形成用物質層又は強誘電体物質層を堆積させる段階
と、 マスクの上部表面に形成された電極形成用物質層又は強
誘電体物質層をマスクの除去と同時にリフトオフ方式で
除去する段階とを備えることを特徴とする半導体素子の
強誘電体キャパシタの製造方法。 - 【請求項２】 電極形成用物質層または強誘電物質層を
異方性スパッタリング工程で堆積させることを特徴とす
る請求項１記載の半導体素子の強誘電体キャパシタの製
造方法。 - 【請求項３】 湿式工程を用いてマスクを除去すること
を特徴とする請求項１記載の半導体素子の強誘電体キャ
パシタの製造方法。 - 【請求項４】 電極形成用物質層をＰｔを使用し、強誘
電物質層をＳＢＴを使用して形成することを特徴とする
請求項１記載の半導体素子の強誘電体キャパシタの製造
方法。 - 【請求項５】 基板上に第１絶縁層を形成し、その上に
ネガティブスロープを有する第１ネガティブスロープマ
スクを形成する段階と、 前記第１ネガティブスロープマスクを用いて第１絶縁層
上にキャパシタ下部電極を形成する段階と、 前記キャパシタ下部電極を形成した基板に、下部電極の
表面の一部が露出するように、ネガティブスロープを有
する第２ネガティブスロープマスクを形成し、これを用
いて下部電極上に強誘電体層を形成する段階と、 前記強誘電体層を形成した基板上に強誘電体層の表面の
一部が露出するように、ネガティブスロープを有する第
３ネガティブスロープマスクを形成し、これを用いて強
誘電体層上に上部電極とバリア層を形成する段階と、 基板全面に第２絶縁層を形成し、選択的にエッチングし
てコンタクトホールを形成する段階と、 前記コンタクトホールを埋め込むプラグ層、そして、プ
ラグ層に連結される金属配線を形成する段階とを備える
ことを特徴とする半導体素子の強誘電体キャパシタの製
造方法。 - 【請求項６】 前記第１、２、３ネガティブスロープマ
スクを除去する際に、湿式工程を用いたリフトオフ方式
で行い、それらの第１、２、３ネガティブスロープマス
クの表面にそれぞれ堆積された物質層を同時に除去する
ようにしたことを特徴とする請求項５記載の半導体素子
の強誘電体キャパシタの製造方法。 - 【請求項７】 第１、２、３ネガティブスロープマスク
を用いたそれぞれの下部電極形成用物質層、強誘電体
層、上部電極及びバリア層の堆積を異方性スパッタリン
グ工程で行うことを特徴とする請求項５記載の半導体素
子の強誘電体キャパシタの製造方法。 - 【請求項８】 下部電極形成用物質層、強誘電体層、上
部電極及びバリア層の形成時にそれぞれ用いられる第
１、２、３ネガティブスロープマスクの側面にそれらの
物質が接触されないことを特徴とする請求項５記載の半
導体素子の強誘電体キャパシタの製造方法。 - 【請求項９】 強誘電体層上に上部電極とバリア層を形
成する段階で、強誘電体層が形成されない下部電極のコ
ンタクト領域にも上部電極形成用物質層とバリア層を同
時に形成させることを特徴とする請求項５記載の半導体
素子の強誘電体キャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-21204 | 2001-04-19 | ||
| KR10-2001-0021204A KR100393975B1 (ko) | 2001-04-19 | 2001-04-19 | 반도체 소자의 강유전체 커패시터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324896A true JP2002324896A (ja) | 2002-11-08 |
Family
ID=19708491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001257399A Pending JP2002324896A (ja) | 2001-04-19 | 2001-08-28 | 半導体素子の強誘電体キャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6623988B2 (ja) |
| JP (1) | JP2002324896A (ja) |
| KR (1) | KR100393975B1 (ja) |
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| KR100764741B1 (ko) * | 2006-06-08 | 2007-10-08 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
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| JPH10275814A (ja) * | 1997-03-28 | 1998-10-13 | Oki Electric Ind Co Ltd | 半導体装置の製造方法、半導体記憶装置および半導体記憶装置の情報記録方法 |
-
2001
- 2001-04-19 KR KR10-2001-0021204A patent/KR100393975B1/ko not_active IP Right Cessation
- 2001-08-28 JP JP2001257399A patent/JP2002324896A/ja active Pending
-
2002
- 2002-04-18 US US10/124,251 patent/US6623988B2/en not_active Expired - Fee Related
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