JP2000106360A - 構造化された材料層を形成するための方法 - Google Patents

構造化された材料層を形成するための方法

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JP2000106360A JP11229348A JP22934899A JP2000106360A JP 2000106360 A JP2000106360 A JP 2000106360A JP 11229348 A JP11229348 A JP 11229348A JP 22934899 A JP22934899 A JP 22934899A JP 2000106360 A JP2000106360 A JP 2000106360A
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Abstract

(57)【要約】 【課題】 構造化された材料層を形成するための簡単な
手段を提供することである。 【解決手段】 構造化された第１の材料層（３）を恒久
的に残る材料層として設け、構造化された第１の材料層
のエッジにおけるレベル差によって、別の材料層（８）
の個々の層領域の分離をエッジで行い、ここで前記エッ
ジは、前記隆起層領域（４）から窪み層領域への移行に
よって形成され、隆起領域（４）のエッジは別の材料層
（８）の取り壊しエッジとして作用するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基体に、構
造化された材料層を形成するための方法であって、第１
の材料層を準備するステップと、第１の材料層を部分的
または完全な局所的層除去によって構造化し、隆起層領
域と窪み層領域とを形成するステップと、別の材料層を
被覆するステップとを有する方法に関する。
【０００２】
【従来の技術】このような材料層は半導体技術に適用さ
れ、通常はリソグラフ法により作製される。ここで通常
は、まずビーム感光性のラッカーが構造化され、続いて
その構造体がエッチングステップでその下の材料層に転
写される。ここで詳細には次のステップが実行される。
【０００３】・ビーム感光性ラッカーを構造化すべき材
料層に塗布する。
【０００４】・ラッカーを、所望の構造体に対するマス
クを使用して照射する。
【０００５】・ラッカー層をラッカー構造体を形成する
ために現像する。
【０００６】・構造化すべき材料層を開放箇所で除去エ
ッチングする。この開放箇所は現像されたラッカー層に
よって覆われていない。
【０００７】・残ったラッカー層を溶解する。
【０００８】しかし構造体のすべての材料層にこのよう
な方法を適用することはできない。このことはとりわ
け、エッチングがほとんど不可能な材料層、例えばＡ
ｕ，Ｐｔのような希金属類、またはＩｒまたはＰｄのよ
うなプラチナ金属、並びにIrO2のような若干の酸化物、
または磁気材料を取り扱う場合に当てはまる。これらの
場合には、材料層の構造化はほとんど不可能であるか、
または処理の際に非常に平坦な構造体縁部が形成される
か、または不所望のデポジットのような欠陥構造体が形
成される。このような場合には、間接的構造化法、例え
ばいわゆる“リフトオフ”法が使用される。
【０００９】・第１の材料層を準備する。
【００１０】・この第１の材料層を構造化する。
【００１１】・少なくとも１つの別の材料層を被覆す
る。
【００１２】・第１の材料層の残った部分を除去する。
このとき、この箇所では第１の材料層に設けられた、少
なくとも１つの別の材料層の一部が自動的に共に除去さ
れる。構造化された第２の材料層が残る。しかしここで
問題なのは、この方法は小さな構造体を形成するにはそ
の適格性が非常に制限されていることである。とりわけ
μｍ以下の領域には適さず、この方法は製造技術的に取
扱いが困難である。別の材料層の材料も、除去の際に第
１の層と共に一部が不所望にも再びデポジットされる。
【００１３】半導体技術の分野でこの方法は、個々の構
成素子、例えばトランジスタ、コンデンサ等を形成する
のに使用される。しかし前記方法の欠点として前記の問
題の他に、層を被覆し、除去するという手間のかかる方
法ステップが必要である。しかも除去ステップの際に層
除去の選択性に対して高い要求が課せられる。これは所
望の層だけを除去するためである。とりわけリソグラフ
法は制限的にしか適用できず、材料が連なっている場合
には適用できない。従ってこの欠点は構成素子作製の際
の高い製造コストにつながる得る。
【００１４】さらにリソグラフ法をほとんど適用するこ
とのできない材料層を直接構造化する手段がある。これ
は層除去をイオンの打ち込み、ないしはプラズマエッチ
ングにより行うのである。しかしここでは次のような困
難性が生じる。すなわち、除去プロセルの経過が非常に
緩慢であり、急峻度の小さい側縁部しか形成することが
できず、また除去された層材料が再びデポジットするこ
とによる欠陥構造化が生じ得るのである。
【００１５】前記の構造化法の詳細については、半導体
技術についての現在の標準的文献を参照されたい。例え
ば、D.Widmann,H.Mader,H.Friedrich:Technoogie hochi
ntegrierter Schaltungen,2.Auflage,Springer-Verlag
Berlin 1996, pp.29,101-102,166-168である。
【００１６】
【発明が解決しようとする課題】本発明の課題は、構造
化された材料層を形成するための簡単な手段を提供する
ことである。
【００１７】
【課題を解決するための手段】この課題は、構造化され
た第１の材料層を恒久的に残る材料層として設け、構造
化された第１の材料層のエッジにおけるレベル差によっ
て、別の材料層の個々の層領域の分離をエッジで行い、
ここで前記エッジは、前記隆起層領域から窪み層領域へ
の移行によって形成され、隆起領域のエッジは別の材料
層の取り壊しエッジとして作用するように構成して解決
される。
【００１８】
【発明の実施の形態】ここで特に有利には、第１の層を
その構造化の後、恒久的に基体に残し、それによりこの
構造化された層の除去を必要ないようにする。ここで第
１の層としてすでに基板層を使用することができる。理
想的には第１の層として、比較的容易に構造化できる材
料を選択する。少なくとも１つの別の層の、個々の領域
における構造化は、第１の層の表面レイアウトのレベル
差により自動的に得られる。ここでは単に別の材料層の
層厚が、相互に隣接して隆起および窪んだ領域により形
成されるエッジにおけるレベル差よりも少なくとも小さ
くなることだけに注意すればよい。理想的には隆起した
層領域と窪んだ層領域とのレベル差は別の材料層の層厚
の２倍、有利には層厚の２から５倍である。これらエッ
ジは取り壊しエッジとして作用し、別の材料層の隆起領
域をこの材料層の窪み領域からエッジの領域で分離す
る。この方法により、構造化すべき材料層に小さな構造
体を形成するのが、材料層の局所的除去を必要とする方
法よりも容易になる。局所的除去を必要とする方法で
は、材料層の構造化の際に必然的に精度が低下してしま
う。
【００１９】有利にはこの第１の別の材料層は、指向性
のある析出特性を備えた被覆方法、例えば視準化された
スパッタにより、第１の材料層の表面にデポジットす
る。すなわち理想的には層平面に対して垂直の被覆によ
り行う。従って、成膜すべき表面の隆起部および窪み部
のエッジが被覆されることが回避され、材料層の個々の
領域の明確な分離が得られる。
【００２０】エッジ領域における個々の層領域の明確な
分離は、次のようにして択一的にまたは付加的に達成す
ることができる。すなわち、少なくとも１つの別の材料
層をデポジットした後、少なくとも１つの別の材料層の
適切な層除去（例えばエッチングステップ）をエッジ被
覆物の除去のために実行するのである。しかしこの層除
去は選択性、エッジ急峻度、または除去速度に対する要
求が、別の材料層を直接的に構造化する場合よりも格段
に小さい。
【００２１】補助層を隆起部に設けることもできる。こ
の補助層は少なくとも１つの別の材料層をデポジットす
る前に、この補助層が容積拡張するように化学的に変化
させる。これによりこの補助層は、第１の材料層の隆起
部のエッジを越えて突出し、隆起部の側エッジの影とな
る。このことはとりわけ、側エッジの理想的な急峻度が
得られない場合、すなわち側エッジを層表面に対して理
想的に垂直に構造化できない場合に有利である。補助層
の化学的変化として例えば酸化または窒化が可能であ
る。従って化学的に変化した補助層として例えば、Si
O2、Si3N4、TiOxまたはTaOxを形成することができる。
【００２２】有利な実施例では、第１の材料層の隆起部
は少なくとも１つの別の材料層の機能アクティブ領域を
定めるようにする。ここでは、少なくとも１つの別の材
料層の窪み領域を覆うと有利であり、これはこの領域を
機能的に中性化するのに適する。このようにして材料層
のこの不必要な領域が比較的簡単に中性化され、機能的
にアクティブな領域から十分に絶縁される。次の材料層
の特性によっては、この覆いをこの次の層自体により行
うことができる。このために第１の別の材料層を被覆し
た後、少なくとも１つの別の材料層を同形に被覆する。
すなわちこの別の材料層を実質的に同じままの層厚で表
面全体に被覆するのである。しかし別の材料層を指向性
のあるデポジットにより設けることもできる。
【００２３】前記の方法は、集積回路、例えばメモり構
成体の製造に使用することができ、ここでは材料層の構
造化によって集積回路の構成素子が形成される。
【００２４】メモリ構成体は、半導体基体、並びに半導
体基体に設けられた絶縁層に選択トランジスタが埋め込
まれており、支持層に電気構成素子、例えばメモリコン
デンサが配置されていることを特徴とする。これは別の
材料層を、構成素子の形成のために支持層の表面にデポ
ジットすることにより行われる。ここでは支持層として
絶縁層を使用することもでき、この絶縁層には選択トラ
ンジスタが埋め込まれている。構成素子が形成される材
料層の構造化は、本発明の技術思想に相応して簡単に、
支持層の表面を隆起領域および窪み領域に構造化するこ
とにより行われる。ここで例えば支持層の隆起部は、こ
れが構成素子の形状と位置を例えばメモリコンデンサの
形状と位置のように直接設定するように構造化すること
ができる。構成素子、この場合はメモリコンデンサは、
引き続き材料を支持層の隆起部にデポジットすることに
より自動的に形成される。
【００２５】メモリコンデンサを形成するためにはま
ず、メモリコンデンサの第１のコンデンサ電極に対する
第１の電極層を支持層の表面にデポジットする。このデ
ポジットは、指向性のある析出特性を備えた被覆方法、
例えば視準化されたデポジット、例えばスパッタ法によ
り行う。この第１の電極層の上にメモり誘電体、並びに
第２の電極層がデポジットされる。この２つの層のデポ
ジットは同形のデポジットによっても、視準化された被
覆によっても行うことができる。また２つの被覆形式を
組み合わせることも考えられる。メモリ誘電体に対する
材料として、誘電物質も強誘電性物質も設けることがで
きる。電極材料はコンデンサの所望の機能に適合され
る。ここでは別のプロセスパラメータをメモリ構成体の
製造のために電極材料の選択の際に、通常に使用される
材料層の場合であっても考慮することもできる。従って
メモリ誘電体として誘電率の大きい誘電体または強誘電
性誘電体を備えたＤＲＡＭまたはＦＲＡＭメモリ構成体
を製造するために、例えば酸化誘電体を使用することが
でき、例えばＳＢＴ SrBi2Ta2O9、ＳＢＴＮ SrBi2(Ta1-
xNbx)2O9,ＰＺＴ PbxZr1-xTiO3、またはＢＳＴ BaxSr
1-xTiO3が可能である。しかし他のペロブスカイト様の
常誘電性材料層または強誘電性材料層も考えられる。Ｄ
ＲＡＭまたはＦＲＡＭメモリ構成体に対するこのような
メモリコンデンサを製造するには８００℃までの比較的
高い温度が必要であるから、相応の適切な電極材料、例
えば希金属またはその酸化物、例えばプラチナまたはプ
ラチナ金属、Ｒｕ，Ｏｓ，Ｒｈ，ＩｒまたはＰｄを使用
しなければならない。これはコンデンサ製造の際の高い
要求に適合するためである。
【００２６】本発明の実施例を以下に図１と図２に基づ
いて説明する。ここではメモリ構成体の製造について説
明する。このメモリ構成体は複数のメモリセルからな
り、メモリセルは少なくとも１つの選択トランジスタと
１つのメモリコンデンサを有する。メモリコンデンサは
選択トランジスタと導電接続している。また選択トラン
ジスタは半導体基体、並びにその上に設けられた絶縁層
に埋め込まれている。別の電気構成素子、例えば線路ま
たはメモリセルのメモリコンデンサは絶縁層の上に配置
されている。
【００２７】
【実施例】最近、とりわけＦＲＡＭないしはＤＲＡＭに
使用される特別なメモリセルについて考えて見る。すな
わちこのメモリセルは、メモリコンデンサ６のメモリ誘
電体９として高誘電率を有する誘電体、または強誘電性
誘電体を有する。このようなメモリコンデンサ６を形成
するために、電極層８，１０に対する電極材料としてプ
ラチナまたはプラチナ金属、例えばＲｕ，Ｏｓ，Ｒｈ，
ＩｒまたはＰｄ、またはその酸化物、例えばIrO2が使用
される。これはメモリコンデンサ６の作製の際の高い要
求に答えるためである。メモリ誘電体９として例えば、
ＳＢＴ SrBi2Ta2O9、ＳＢＴＮ SrBi2(Ta1-xNbx)2O9,Ｐ
ＺＴ PbxZr1-xTiO3、またはＢＳＴ BaxSr1-xTiO3を使用
することができる。
【００２８】例えばメモリコンデンサ６のような構成素
子を絶縁層３に配置するために、これまでは通例、別の
材料層または補助層を絶縁層３の表面にデポジットまた
は被覆するという複雑なプロセスが必要である。このプ
ロセスは非常に大きな技術的コストと結び付いており、
たとえプラチナまたはプラチナ金属を電極材料として使
用した場合でもそうである。
【００２９】ここで本発明は、メモリセルに対する構成
素子の形成を簡単にするために使用できる。
【００３０】メモリ構成体を形成するためにまず、選択
トランジスタ１を備えた構造体が半導体基体２に形成さ
れる。この構造体は、例えばSiO2からなる絶縁層３によ
り覆われる。続いて絶縁層の構造化が行われ、このとき
にCF4による反応性エッチングが実行される。まず、ト
ランジスタ１とメモリコンデンサ６との間の導電性プラ
グ接続部５に対するコンタクトホールが絶縁層３にエッ
チングされ、プラグ材料が充填され、場合によりバリア
層８がその上にデポジットされる。プラグ材料５と、場
合によりバリア層７は有利には平坦に絶縁層３の表面に
より閉鎖すべきである。しかし、プラグ材料５を平坦に
絶縁層３の表面により閉鎖し、次に絶縁層３の構造化を
後に説明するように行い、バリア層７をすでに構造化さ
れた絶縁層３に後から初めて設けることもできる。すな
わちバリア層はこの場合、図４に示した電極層８の下に
来ることになる。
【００３１】構造化プロセスの枠内で隆起領域４の側エ
ッジを最適に急峻にできない場合には、絶縁層３のデポ
ジットの後にさらに補助層１４をこの絶縁層３にデポジ
ットすることができる。このデポジットは理想的には、
化学変化により絶縁層の材料に変換することのできる材
料から行う。絶縁層がSiO2からなる場合には、ポリシリ
コンからなる補助層１４が提案される。それからこれら
２つの層が構造化され、これにより隆起領域４が絶縁層
３とこの上に設けられた補助層１４により形成される。
続いて補助層１４の化学変化、特別な場合には酸化が行
われる。このとき補助層は容積拡張する。補助層はこの
実施例では酸化の後に絶縁層と物質的に一体になる。従
って後のプロセスに対し、この層による障害となる影響
は生じない。このようにして、酸化した補助層１４に相
応する絶縁層３の領域は、隆起領域４の側エッジを越え
て突出し、この側エッジに対する影として作用する。こ
れにより以降、電極層８のデポジットの際に側エッジを
覆う必要性が理想的に回避される。
【００３２】択一的に、絶縁層３のエッチング特性とは
異なるエッチング特性を備えた補助層２０を選択するこ
ともできる。図１０から図１２は、この特別の場合に対
する方法ステップを示す。まず、絶縁層３が補助層２０
と共にエッチングされ、隆起領域４が形成される。次に
絶縁層の選択的等方性エッチングが行われる。このとき
補助層２０はほとんど影響を受けないままである。この
ステップの後、補助層２０は隆起領域４の側エッジを越
えて突出する。これにより再び、影を得ることができ
る。さらに部分的にエッジを覆うことになる別の材料層
８を十分に視準化して被覆し、補助層２０の側エッジだ
けを覆う。このような被覆は望ましいことの場合もあ
る。なぜなら、電極層８を被覆する際に補助層２０の側
エッジも電極面として使用でき、それにもかかわらず隆
起領域４相互間の分離が達成されるからである。補助層
２０に対する材料としてここでは例えば、Si3N4または
ポリシリコンを使用することができる。
【００３３】しかし以下では図２に基づく構成を前提と
する。この構成ではバリア層７が絶縁層７の構造化の前
にプラグ材料５に設けられ、補助層１４は設けられな
い。次に絶縁層３は、隆起領域４が形成されるように構
造化される。この領域には後で、メモリコンデンサ６が
形成される。別の構成素子はここでは差し当たり考慮し
ない。残余表面上のこの領域４の高さは、これが後で形
成されるコンデンサの下側電極８８の厚さよりも少なく
とも大きくなるように選択すべきである。または択一的
に後で形成されるコンデンサ６の厚さ全体よりも大きく
すべきである有利にはこの領域の高さは下側電極８の厚
さの２から５倍である。付加的にさらに、フォトレジス
トマスクを設けることができる。これは、別の材料層
８，９，１０の付加的な構造化、例えばデコード領域の
覆い、および個々のセルフィールドの分離を達成するた
めである。隆起領域４は図示のようにウェブとして構成
することができる。このウェブは比較的広く窪んだ領域
により相互に分離されている。しかし、隆起領域４の分
離を比較的狭い溝の構造化によって行うこともできる。
【００３４】絶縁層３の表面を構造化することにより、
絶縁層３に配置すべき構成素子の構造全体をすでに設定
することができる。ここで絶縁層３は通常、別の材料層
８，９，１０よりも格段に簡単に構造化できる。従って
本発明の解決手段は格段に簡単なものである。このよう
に構造化された表面に、別の必要な材料層８，９，１０
がデポジットすれば、構成素子として使用することので
きる所望の層構造体が自動的に得られる。
【００３５】続いて、別の材料層８，９，１０が層毎に
デポジットされ、このとき少なくとも第１の層８が視準
化されたスパッタにより形成される。この第１の層８
は、下側コンデンサ電極として用いられ、プラチナまた
はプラチナ金属から選択される。しかし電極層８，１
０，とりわけ下側電極層８に対して前記の材料からなる
多層構造体を設けることもできる。これは例えば、Ｐｔ
／ＩｒまたはＰｔ／ＩｒＯ ２からなる。視準化されたス
パッタにより材料層のデポジットがターゲット方向に配
向された表面領域でだけ得られる。従って異なる層領域
を表面構造体により上手く分離することができる。ここ
で視準化によって、材料が隆起部４の側壁にデポジット
されることがほぼ阻止される。有利には５０から４００
ｎｍの間の層厚が下側電極層に対して選択され、理想的
には層厚は１００から２００ｎｍの間である。２００〜
４００ｎｍの領域の層厚は、できるだけ小さな構造体を
得るために下側コンデンサ電極の側面を大きく形成しよ
うとする場合に特に有利である。このようにすれば前記
の側面も同じようにコンデンサ面として使用することが
できる。
【００３６】後続のエッチングステップ、例えば３：１
のＨＣＬとＨＮＯ３からなる王水を使用した等方性の湿
式エッチングにより、場合によっては望ましくないエッ
ジ被覆物を電極層８から除去できる。しかしここでのエ
ッチングステップは格段に時間的に短く、選択性、エッ
ジ急峻度またはエッチング速度に対する要求が、電極８
自体を構造化するための通常の場合よりも格段に低い。
例えば７０℃の王水によりエッチングステップを実行す
れば、このステップによりＰｔ電極の場合、約１０ｎｍ
／ｍでの層除去が惹起される。電極層デポジットが約１
００ｎｍの厚さの場合、視準化した方法により隆起した
構造体領域の高さに応じてさらに約１０％の層厚までの
エッジ被覆物が得られる。従ってエッジ被覆物を完全に
除去するには１分のエッチングステップで十分である。
比較的簡単に取り扱える等方性エッチング法はここで問
題なしに使用することができる。なぜなら残っている所
望の電極層領域はこの層除去によってほんの僅かしか損
傷を受けず、その機能をさらに維持しているからであ
る。
【００３７】第１の内部電極層を視準化されたスパッタ
によりスパッタリングした後、誘電層９と第２の外部電
極層１０との同形デポジットが行われる。このことによ
り、第１の電極層８の側壁をコンデンサ面として付加的
に使用することができるようになり、従ってキャパシタ
ンスを高めることができる。外部電極層８はメモリ構成
体の全層領域にわたって延在しているから、個々のメモ
リコンデンサ６を接続するのに付加的な金属化層は必要
ない。
【００３８】択一的に、誘電層並びに上側コンデンサ電
極１０に対する層を視準化して被覆する。この被覆によ
り個々のコンデンサ相互の分離が可能になる。この場合
は下側コンデンサ電極８の側壁を使用することができな
い。同様にこの場合は、同形の層被覆とは反対に減少さ
れた下側コンデンサ電極８のシールドが側方に隣接する
領域に対向するよう注意すべきである。従って場合によ
ってはここで付加的なシールドが必要である。このよう
なデポジット方法はとりわけ薄い金属層８，９，１０を
使用する場合に実用的である。メモリ構成体の個々のメ
モリコンデンサ６を接続するためにこの場合、さらに別
の絶縁層１１を外部電極層１０の上に設け、コンデンサ
電極へのコンタクトホール１２にエッチングする。この
絶縁層は、これまで隆起した領域および窪んだ領域に構
造化された構成体全体に再び平坦な表面を形成するのに
用いることもできる。例えば隆起領域４を形成するため
の溝が構造化されたなら、少なくともこの溝の幅の半分
の層厚を有する絶縁層１１を同形にデポジットすること
により溝を埋めることができ、ひいては十分に平坦な表
面が得られる。このことにより後の方法ステップ、例え
ば金属化が容易になる。平坦な表面を形成するためのこ
の方法は基本的に、前に説明した本発明のいずれの構成
においても、溝の構造化が行われているなら使用するこ
とができる。
【００３９】引き続き、例えばアルミニウムからなる金
属化層１３の被覆が行われる。この金属化層は所望のよ
うに容易に構造化することができる。絶縁層１１と金属
化層１３の被覆はここでは同形のデポジットにより行わ
れる。
【００４０】続いて構成体全体をカプセル化するため
に、別の図示されていない絶縁層を構成体全体に被覆す
る。
【００４１】隣接するコンデンサ構造体間の、場合によ
り生じるクロストークを回避するために、下側電極層８
の領域を所定の電位、例えば０Ｖにすることができる。
これにより個々のコンデンサ間に所定の電位の領域が形
成される。
【００４２】構造化された材料層を形成するためのこの
方法はさらに、半導体基体２を接続するのにも使用する
ことができる。この接続は通常、メモリ構成体の周辺部
で、すなわちメモリセルの配置された領域の外側で行わ
れる。ここでは下側電極層８の除去は不必要である。こ
のことは大きな利点である。なぜなら、下側電極層８は
しばしば、他の材料層よりも構造化するのが困難である
材料からなるからである。メモリコンデンサ６とトラン
ジスタ１との間の導電性プラグ接続部５の作製、並びに
メモりコンデンサ６自体の作製と共に、接続のために類
似の構成体を形成する。しかしこの類似の構成体はトラ
ンジスタ１を有しておらず、この構成体では半導体基体
２と下側電極層８との間の導電性接続部１６が形成され
る。すべてのコンデンサ構造体を作製した後、半導体基
体２への接続部の領域で外側電極層１０と誘電層９が除
去される。従って構成体のカプセル化の後に、下側電極
層８へのコンタクトホール１８をこの領域に形成するこ
とができ、そして半導体基体２への接続部の第２部分を
形成する金属化部１５を設けることができる。従って半
導体基体２の接続は、導電性接続部１６、場合により存
在するバリア層７（プラグ接続部５の場合の構成と同
じ）、層アイランドとして下側電極層８の隆起部に配置
された部分、並びにコンタクトホール１８にある金属化
部１５の部分を介して行われる。従って下側電極層８の
一部は簡単に接続部に組み込まれる。このようにして、
この下側電極層をわざわざ除去してコンタクトホールを
すべての層を通して半導体基体２まで貫通させ、それか
らこのコンタクトホールに半導体基体２の接続のために
金属を充填する必要がなくなる。
【図面の簡単な説明】
【図１】選択トランジスタを有する絶縁層と半導体基体
の概略図である。
【図２】プラグ接続部の作製を示す図である。
【図３】絶縁層の構造化を示す図である。
【図４】第１の材料層を視準化して被覆するステップを
示す図である。
【図５】別の層を同形に被覆するステップを示す図であ
る。
【図６】別の層を視準化して被覆するステップを示す図
である。
【図７】補助層を絶縁層に被覆するステップを示す図で
ある。
【図８】構造化の後に、構造体の側エッジに影を作るた
め補助層を化学的に変化させるステップを示す図であ
る。
【図９】基板層の接続を示す図である。
【図１０】非選択的エッチング後の、補助層を有する絶
縁層を示す図である。
【図１１】絶縁層を選択的にエッチングした後の、補助
層を有する絶縁層を示す図である。
【図１２】別の材料層を十分に視準化して被覆した後
の、補助層を有する絶縁層を示す図である。
【符号の説明】
１ 選択トランジスタ ３ 絶縁層 ５ プラグ接続部 ６ メモリコンデンサ ７ バリア層 ８、１０ 電極層 ９ メモリ誘電体 １４ 補助層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体（２）に構造化された材料層
    を形成するための方法であって、 第１の材料層（３）を準備するステップと、 第１の材料層（３）を部分的または完全な局所的層除去
    によって構造化し、隆起層領域（４）と窪み層領域とを
    形成するステップと、 別の材料層（８）を被覆するステップとを有する方法に
    おいて、 構造化された第１の材料層（３）を恒久的に残る材料層
    として設け、 構造化された第１の材料層のエッジにおけるレベル差に
    よって、別の材料層（８）の個々の層領域の分離をエッ
    ジで行い、 ここで前記エッジは、前記隆起層領域（４）から窪み層
    領域への移行によって形成され、隆起領域（４）のエッ
    ジは別の材料層（８）の取り壊しエッジとして作用す
    る、ことを特徴とする形成方法。
  2. 【請求項２】 隆起層領域と窪み層領域とのレベル差
    は、別の材料層の層厚の少なくとも２倍である、請求項
    １記載の方法。
  3. 【請求項３】 別の材料層（８）を、指向性のある析出
    特性を備えた被覆方法によって、第１の材料層（３）の
    表面にデポジットする、請求項１または２記載の方法。
  4. 【請求項４】 別の材料層（８）をデポジットした後、
    別の材料層（８）の適切な層除去を、エッジにある材料
    被覆の除去のために実行する、請求項１から３までのい
    ずれか１項記載の方法。
  5. 【請求項５】 別の材料層（８）をデポジットした後、
    層除去をエッチングステップにより、エッジにある材料
    被覆の除去のために行う、請求項４記載の方法。
  6. 【請求項６】 第１の材料層（３）に補助層（１４）を
    被覆し、 該補助層を第１の材料層（３）と共に構造化し、 該補助層（１４）を、構造化の後に容積膨張が得られる
    ように化学的に変化する、請求項１から５までのいずれ
    か１項記載の方法。
  7. 【請求項７】 第１の材料層（３）に補助層（２０）を
    被覆し、ただし該補助層のエッチング特性は第１の材料
    層のエッチング特性とは異なっており、 補助層（２０）を第１の方法ステップで、第１の材料層
    （３）と共に構造化し、 引き続き、第１の材料層（３）を選択的にエッチングす
    る、請求項１から５までのいずれか１項記載の方法。
  8. 【請求項８】 第１の材料層（３）の隆起部は、別の材
    料層（８）の機能的にアクティブな領域を定める、請求
    項１から７までのいずれか１項記載の方法。
  9. 【請求項９】 別の材料層（８）の窪み層領域をカバー
    し、 該窪み領域は、別の材料層（８）を構造化された第１の
    材料層（３）の窪み層領域に被覆することにより生じた
    ものであり、 前記カバーは当該領域を機能的に中性化するのに適す
    る、請求項１から８までのいずれか１項記載の方法。
  10. 【請求項１０】 第１の別の材料層（８）を方向通りに
    デポジットした後、次の別の材料層（９）を同形に被覆
    する、請求項１から９までのいずれか１項記載の方法。
  11. 【請求項１１】 請求項１から１０までのいずれか１項
    記載の方法ステップを特徴とする、集積回路の構成素子
    の製造方法。
  12. 【請求項１２】 請求項１から１０までのいずれか１項
    記載のメモリ構成体の製造方法であって、 半導体基体（２）、並びに半導体基体（２）に設けられ
    た絶縁層（３）に選択トランジスタ（１）を埋め込み、 支持層（３）に電気構成素子、とりわけメモリコンデン
    サ（６）を配置し、 当該配置は、別の材料層（８，９，１０）を構成素子
    （６）の形成のために、支持層（３）の表面にデポジッ
    トすることにより行う製造方法において、 別の材料層（８，９，１０）の構造化を、支持層（３）
    にて該支持層（３）の表面を隆起領域（４）と窪み領域
    とに構造化することによって行う、 ことを特徴とするメモリ構成体の製造方法。
  13. 【請求項１３】 支持層（３）の隆起部は、メモリ構成
    体の形成すべき構成素子（６）の形状および位置を定め
    る、請求項１２記載のメモリ構成体の製造方法。
  14. 【請求項１４】 メモリコンデンサ（６）を形成するた
    めにまず、メモリコンデンサ（６）の第１のコンデンサ
    電極に対する第１の電極層（８）を、指向性のある析出
    特性を備えた被覆方法、例えば視準化されたスパッタに
    より、支持層（３）の表面にデポジットする、請求項１
    ２または１３記載の製造方法。
  15. 【請求項１５】 第１の電極（８）を多層構造体として
    デポジットする、請求項１４記載の製造方法。
  16. 【請求項１６】 第１の電極層（８）の上に、メモリ誘
    電体（９）並びに第２の電極層（１０）を同形のデポジ
    ットにより被覆する、請求項１４または１５記載の製造
    方法。
  17. 【請求項１７】 第１の電極層（８）の上に、メモリ誘
    電体（９）並びに第２の電極層（１０）を、指向性のあ
    る析出特性を備えた被覆方法、例えば視準化されたスパ
    ッタによりデポジットする、請求項１４または１５記載
    の製造方法。
  18. 【請求項１８】 隆起領域（４）を構造化するために、
    溝を窪み領域として構造化し、 後での構造化ステップで、材料層（１１）を同形に次の
    ような層厚でデポジットする、すなわちこの層厚は溝の
    幅の少なくとも半分であるようにする、請求項１２から
    １７までのいずれか１項記載の製造方法。
  19. 【請求項１９】 メモリコンデンサ（６）のメモリ誘電
    体（９）として、常誘電性または強誘電性の材料、また
    は誘電率の高い誘電材料を使用する、請求項１６から１
    ８までのいずれか１項記載の製造方法。
  20. 【請求項２０】 メモリ誘電体として、ＳＢＴ SrBi2Ta
    2O9、ＳＢＴＮ SrBi 2(Ta1-xNbx)2O9,ＰＺＴ PbxZr1-xTi
    O3、またはＢＳＴ BaxSr1-xTiO3を使用する、請求項１
    ９記載の製造方法。
  21. 【請求項２１】 メモリコンデンサ（６）の電極材料
    （８，１０）として、希金属、とりわけプラチナまたは
    プラチナ金属、例えばＲｕ，Ｏｓ，Ｒｈ，Ｉｒ、または
    その酸化物、例えばIrO2を使用する、請求項１４〜２０
    までのいずれか１項記載の製造方法。
  22. 【請求項２２】 支持層（３）の接続を次のように行
    う、 隆起領域（４）を構造化し、該隆起領域に支持層（３）
    への導電接続部（１６）を設け、 別の材料層（８，９，１０）をデポジットした後、メモ
    リ誘電体（９）並びに第２の電極層を隆起領域（４）か
    ら除去し、 隆起領域（４）に配置された第１の電極層（８）の領域
    へ接続（１５）を行う、請求項１６から２１までのいず
    れか１項記載の製造方法。
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