KR100632526B1 - 구조화된 재료층의 제조 방법 - Google Patents

구조화된 재료층의 제조 방법 Download PDF

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Abstract

본 발명은,
- 제 1재료층(3)을 준비하는 단계,
- 상승된 층영역(4) 및 함몰된 층영역을 형성하기 위해 층을 부분적으로 또는 전체적으로 국부적으로 제거함으로써 상기 제 1재료층(3)을 구조화하는 단계, 및
- 추가의 재료층(8)을 제공하는 단계를 포함하는, 베이스 바디(2) 상에, 특히 반도체 바디상에 구조화된 재료층(3, 8)을 형성하기 위한 방법에 관한 것이다. 상기 방법에서 구조화된 제 1재료층(3)은 영구적으로 남겨지는 재료층으로서 제공되며, 상승된 층영역으로부터 함몰된 층영역으로의 전이에 의해 형성되는 구조화된 제 1재료층(3)의 에지에서의 높이차에 의해 상기 에지에서 추가 재료층(8)의 개별층영역의 분리가 이루어지며, 이 때 상승된 영역(4)의 에지는 추가 재료층(8)의 커팅 에지로서 기능한다.

Description

구조화된 재료층의 제조 방법 {METHOD FOR PROCESSING STRUCTURIZED MATERIAL-LAYERS}
도 1은 선택 트랜지스터를 갖는 절연층 및 반도체 바디의 개략도,
도 2는 플러그 결합부의 제조 공정을 보여주는 개략도.
도 3은 절연층의 구조화 공정을 보여주는 개략도.
도 4는 제 1재료층의 컬리메이팅 증착 공정을 보여주는 개략도.
도 5는 추가 층의 등방적 증착 공정을 보여주는 개략도.
도 6은 상기 추가 층의 컬리메이팅 증착 공정을 보여주는 개략도.
도 7은 보조층이 절연층상에 증착된 개략도.
도 8은 구조물의 측면 에지를 차단하기 위한 구조화 후에 화학적으로 변동된 보조층의 개략도.
도 9는 기판층의 접촉 공정을 보여주는 개략도.
도 10은 비선택성 에칭 후에 보조층을 갖는 절연층의 개략도.
도 11은 절연층을 선택성 에칭한 후에 보조층을 갖는 절연층의 개략도.
도 12는 추가 재료층을 전반적으로 컬리메이팅 증착한 후에 보조층을 갖는 절연층의 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 트랜지스터 2 : 반도체 바디
3 : 절연층 4 : 상승된 영역
5: 플러그 결합부 6 : 메모리 커패시터
7: 배리어층 8, 10 : 전극층
9 : 메모리 유전체 11 : 절연층
12, 18 : 콘택 홀 13: 14, 20 : 보조층
15 : 금속화 부분 16 : 결합부
본 발명은 구조화된 재료층을 제조하기 위한 방법에 관한 것이다. 이와 같은 재료층은 반도체 기술에서 사용되고, 통상적으로 리소그래픽 방법으로 제조되며, 이 방법에서는 일반적으로 먼저 광선에 민감한 레지스트가 구조화된 다음에 상기 구조물이 에칭 단계에서 그 아래에 놓인 재료층 위에 올려진다. 상기 방법은 하기의 단계로 개별적으로 실시된다:
- 광선에 민감한 레지스트를 구조화될 재료층상에 제공하는 단계,
- 원하는 구조를 위한 마스크를 사용하여 상기 레지스트를 조사하는 단계,
- 레지스트 구조물을 형성하기 위해 상기 레지스트를 현상하는 단계,
- 현상된 레지스트에 의해 커버되지 않은 개방된 영역에서 구조화될 재료층을 에칭 제거하는 단계, 및
- 남겨진 레지스트를 제거하는 단계.
그러나 모든 재료층을 상기 방법으로 구조화하기는 용이하지 않다. 이 방법은 특히, 예컨대 Au, Pt와 같은 귀금속 또는 Ir 혹은 Pd와 같은 백금 금속 및 IrO2와 같은 다양한 산화물 재료 또는 자성 재료와 같은 에칭되기 어려운 재료층이 사용되는 경우에 적용된다. 이 경우에는 재료층의 구조화가 거의 불가능하거나 또는 공정에서 구조물의 매우 평탄한 에지만이 형성되거나, 혹은 원치 않는 침강과 같은 완전한 에러 구조화가 이루어진다. 그러한 경우에는 소위 "리프트-오프-방법"과 같은 간접 구조화 방법이 이용된다: 이 방법은
- 제 1재료층을 제공하는 단계,
- 상기 제 1재료층을 구조화하는 단계,
- 적어도 하나의 추가 재료층을 도포하는 단계, 및
- 상기 제 1재료층의 남겨진 부분을 제거하는 단계로 이루어지며, 이 때 상기 영역에서는 제 1재료층상에 증착된 적어도 하나의 추가 재료층의 부분들이 자동적으로 함께 제거된다. 구조화된 제 2재료층은 남겨진다. 그러나 상기 방법에서는 특히 서브-μ-범위의 작은 구조물을 형성하기 위한 방법의 엄격하게 제한된 유용성 및 상기 방법의 제조 기술적으로 어려운 처리가 문제가 된다. 추가 재료층의 재료도 또한 제거시에 제 1층과 함께 부분적으로 바람직하지 않은 방식으로 재차 증착된다.
반도체 기술 분야에서 상기 방법은 트랜지스터, 커패시터 등과 같은 개별 컴포넌트들을 형성하기 위해 사용된다. 그러나 전술한 방법에서의 단점은 언급한 문제 이외에 층을 증착하고 제거하는 장시간에 걸친 방법이 필요하다는 점이며, 특히 부식(erosion) 단계에서는 다만 원하는 층만이 부식되도록 하기 위해서 층 부식의 선택성에 대한 엄격한 요구 사항들이 준수되어야 한다. 또한 리소그래픽 방법은 다만 제한적으로만 사용될 수 있기 때문에 일련의 재료에서는 아무런 소용이 없다. 따라서 이러한 단점들은 컴포넌트 제조시에 높은 제조 비용을 야기한다.
결국, 이온 충격 또는 플라즈마 에칭에 의해 층을 부식시킴으로써, 리소그래픽 방법을 적용하기 쉽지 않은 재료층을 직접 구조화할 수 있는 가능성이 얻어진다. 그러나 이 경우에는, 부식 공정이 느리게 진행되고, 경사도가 작은 측면 에지만이 형성될 수 있으며, 제거된 층재료의 재증착에 의해 구조화의 에러가 형성될 수 있다는 어려움이 있다.
전술한 구조화 방법의 개별 사항으로서, 예를 들어 D. 비트만, H. 마더, H. 프리트리히의 고집적 회로, 2판, 슈프링어-출판사, 베를린 1996, Pages 29, 101 - 102 및 166 - 168과 같은 반도체 기술에 대한 실제 모범 문헌이 인용된다.
본 발명의 목적은, 구조화된 재료층을 제조하기 위한 간단한 가능성을 제공하는 방법을 제시하는 것이다.
상기 목적은 본 발명에 따라, 구조화된 제 1재료층을 영구적으로 남겨지는 재료층으로서 제공하고, 상승된 층영역으로부터 함몰된 층영역으로의 전이에 의해 형성되는 상기 구조화된 제 1재료층 에지에서의 높이 차에 의해 추가 재료층의 개 별 층영역의 분리가 상기 에지에서 이루어지며, 상승된 영역의 에지가 추가 재료층의 커팅 에지로서 기능함으로써 달성된다.
본 발명에 따른 방법에서는 특히 바람직하게, 제 1층이 구조화 후에 베이스 바디 상에 영구적으로 남겨짐으로써 상기 구조화된 층을 제거할 필요가 더이상 없다. 이 경우 제 1층으로서는 이미 기판층이 사용될 수 있다. 이상적인 제 1층으로서는 비교적 쉬운 구조화를 가능케 하는 재료가 선택된다. 그러한 재료를 선택하면 적어도 하나의 추가 층을 개별 영역 내부로 구조화하는 공정이 제 1층의 표면 형성의 높이 차에 의해서 자동적으로 이루어지며, 이 때에는 다만, 상기 추가 재료층의 층두께가 서로 인접하는 상승된 영역과 함몰된 영역에 의해 형성되는 에지에서의 높이 차보다 적어도 작게 되도록 주의하기만 하면 된다. 상승된 층영역과 함몰된 층영역 사이의 높이 차는 추가 재료층의 층두께의 적어도 2배, 바람직하게는 상기 층두께의 2배 내지 5배가 이상적이다. 그러면 상기 에지는, 이 에지 영역에 있는 추가 재료층의 상승된 영역을 상기 재료층의 함몰된 영역으로부터 분리시키는 커팅 에지로서의 기능을 한다. 이러한 방법에 의해서는, 재료층의 국부적인 부식을 요구함으로써 재료층의 구조화시에 어쩔 수 없이 더 큰 부정확성을 야기하는 방법에 의한 것보다 구조화될 재료층에서 더 작은 구조물을 형성하는 것이 더욱 용이해진다.
제 1추가 재료층은 바람직하게 방향성 증착 특성을 갖는 증착 방법에 의해서, 예를 들어 컬리메이팅(collimated) 스퍼터링에 의해서 상기 제 1재료층의 표면상에 증착된다. 즉, 이상적으로는 다만 층평면에 대해 수직으로만 이루어지는 증착에 의해서 이루어진다. 그럼으로써 코팅될 표면의 상승부 및 함몰부의 에지의 코팅이 피해지고, 재료층의 개별 영역이 명확하게 분리된다.
에지 영역에서의 개별 층영역의 명확한 분리는, 적어도 하나의 추가 재료층의 증착 후에 - 예컨대 에칭 단계와 같은 - 적어도 하나의 추가 재료층의 적절한 층제거가 에지 커버링을 제거하기 위해서 실시되는 경우에 대안적으로 또는 추가적으로 달성될 수 있다. 그러나 상기 층제거는 선택성, 에지 경사도 또는 제거 속도에 대한 실제로 적은 요구로 인해 실패할 수 있는데, 그러한 경우는 추가 재료층을 직접 구조화하는 경우이다.
보조층의 부피 팽창이 이루어지도록 적어도 하나의 추가 재료층을 증착하기 전에 화학적으로 변동되는 보조층이 상승부상에 제공될 수 있다. 그럼으로써 상기 보조층이 제 1재료층의 상승부의 에지 위로 돌출하여 상기 상승부의 측면 에지를 차단한다. 이것은 특히 측면 에지의 최상의 경사도가 달성될 수 없는 경우, 말하자면 측면 에지가 이상적으로 층표면에 대해 수직으로 구조화될 수 없는 경우에 바람직하다. 보조층의 화학적 변동으로서는 예를 들어 산화 혹은 질화가 있을 수 있다. 따라서 화학적으로 변동된 보조층으로서 예컨대 SiO2, Si3N4, TiOX 또는 TaOX가 형성될 수 있다.
바람직한 실시예에서는, 제 1재료층의 상승부가 적어도 하나의 추가 재료층의 활성 영역을 기능적으로 한정하도록 제안된다. 이 경우에는 적어도 하나의 추가 재료층의 함몰된 영역을 커버링 하는 것이 중요한데, 이 추가 재료층은 상기 영역을 기능적으로 중립화하기에 적합하다. 그럼으로써 재료층의 상기 불필요한 영역은 비교적 복잡하지 않은 방식으로 중립화되고 기능적으로 활성 영역으로부터 더욱 광범위하게 절연된다. 다음 재료층의 특성에 따라 상기 커버링은 이미 상기 다음 층 자체에 의해서 이루어질 수 있다. 이 목적을 위해 제 1추가 재료층의 증착 후에 적어도 또 하나의 추가 재료층의 등방 증착이 이루어진다. 즉, 상기 추가 재료층이 실제로 동일한 층두께로 전체 표면상에 증착된다. 그러나 상기 추가 재료층의 방향성 증착도 제안될 수 있다.
기술된 방법은 예를 들어 메모리 장치와 같은 집적 회로를 제조하기 위해 사용될 수 있으며, 이 경우에는 재료층의 구조화에 의해 집적 회로의 컴포넌트들이 형성된다.
상기 메모리 장치는 특별히, 컴포넌트를 형성하기 위한 추가 재료층이 캐리어층의 표면상에 증착됨으로써, 반도체 바디 및 상기 반도체 바디상에 제공된 절연층내로 선택 트랜지스터가 삽입되고 캐리어층 상에 전기 컴포넌트, 특히 메모리 커패시터가 배치되는 것을 특징으로 한다. 이 경우 캐리어층으로서는, 그 내부로 선택 트랜지스터가 삽입되는 절연층이 사용될 수도 있다. 상기 컴포넌트를 구성하는 재료층의 구조화는 본 발명에 따른 사상에 상응하게 간단한 방식으로 캐리어층의 표면을 상승된 영역 및 함몰된 영역으로 구조화함으로써 이루어진다. 이 경우에는 예를 들어 캐리어층 내에서 이미 상승부가 구조화됨으로써, 상기 상승부가 메모리 커패시터의 형태 및 위치와 같은 하나의 컴포넌트의 형태 및 위치를 직접 사전 설정한다. 이 경우에는 메모리 커패시터인 상기 컴포넌트는 후속하는 재료 증착에 의해 자동적으로 캐리어층의 상승부 상에서 형성된다.
그 다음에는 메모리 커패시터를 형성하기 위해 먼저 상기 메모리 커패시터의 제 1커패시터 전극을 위한 제 1전극층이 방향성 증착 특성을 갖는 증착 방법, 예를 들어 스퍼터링-방법과 같은 컬리메이팅 증착에 의해서 증착된다. 상기 제 1전극층 위에서는 메모리 유전체 및 제 2전극층이 증착된다. 상기 2개 층의 증착은 등방 증착에 의해서 뿐만 아니라 컬리메이팅 증착에 의해서도 이루어질 수 있으며, 2가지 증착 방식의 조합도 생각할 수 있다. 메모리 유전체용 재료로서는 유전체 물질뿐만 아니라 강유전성 물질도 제공될 수 있다. 전극 재료는 커패시터의 원하는 기능에 매칭될 수 있으며, 이 경우에는 메모리 장치를 완성하기 위한 추가 공정 파라미터도 또한 사용된 나머지 재료층을 선택할 때와 같은 전극 재료의 선택시에 고려되어야 한다. 그럼으로써 높은 유전 상수 또는 강자성 유전체를 갖는 유전체를 포함하는 DRAM 또는 FRAM-메모리 장치를 제조하기 위한 메모리 유전체로서 예컨대 SBT SrBi2Ta2O9, SBTN SrBi2(Ta1-XNbX)2O9, PZT PbXZr1-XTiO3 또는 BST BaXSr1-XTiO3와 같은 산화성 유전체가 가능해진다. 그러나 또한 다른 페로브스카이트(perovskite) 형태의 상유전성 재료층 또는 강유전성 재료층도 생각할 수 있다. 상기와 같은 DRAM 또는 FRAM-메모리 장치용 메모리 커패시터를 제조하기 위해서는 800℃까지의 비교적 높은 온도가 필요하기 때문에, 커패시터 제조시의 엄격한 요구 조건들을 준수하기 위해서는 예컨대 귀금속 또는 상기 금속의 산화물과 같은 상응하게 적합한 전극 재료들이 사용되어야 한다. 예를 들면 백금 또는 Ru, Os, Rh, Ir 혹은 Pd와 같은 백금 금속이 있다.
본 발명의 또다른 실시예는 도 1 및 도 2를 참조하여 하기에서 자세히 설명된다. 상기 실시예에서는, 적어도 하나의 선택 트랜지스터 및 상기 선택 트랜지스터와 도전성으로 결합되는 메모리 커패시터를 포함하는 다수의 메모리 셀로 이루어진 메모리 장치의 제조가 설명된다. 이 경우 선택 트랜지스터는 반도체 바디 내에 및 그 위에 제공된 절연층 내에 삽입된다. 특히 공급 라인 또는 메모리 셀의 메모리 커패시터와 같은 추가의 전기 컴포넌트들은 절연층상에 배치된다.
최근에 특히 FRAM 또는 DRAM에 사용하기 위해 이용되는 특수한 메모리 셀, 말하자면 메모리 커패시터(6)의 메모리 유전체(9)로서 높은 유전 상수 또는 강유전체를 갖는 유전체를 포함하는 메모리 셀이 다루어진다. 상기와 같은 메모리 커패시터(6)를 형성하기 위한 전극층(8, 10)용 전극 재료로서는, 메모리 커패시터(6)의 제조시에 제기되는 높은 요구 조건을 충족하기 위해서 백금 또는 Ru, Os, Rh, Ir 혹은 Pd와 같은 백금 금속 또는 IrO2와 같은 상기 금속들의 산화물이 사용된다. 메모리 유전체(9)로서는 예를 들어 SBT SrBi2Ta2O9, SBTN SrBi2(Ta1-XNbX)2O9, PZT PbXZr1-XTiO3 또는 BST BaXSr1-XTiO3가 사용될 수 있다.
예를 들어 메모리 커패시터(6)와 같은 컴포넌트를 절연층(3)상에 배치하기 위해서는 지금까지 대부분 추가의 재료층 또는 보조층을 절연층(3)의 표면상에 증착하고 도포하는 복잡한 공정들이 필요했다. 이 공정들은 특히 백금 또는 백금 금속들을 전극 재료로서 사용하는 경우에도 적지 않은 기술적 비용과 연관되었다.
이러한 점에서 본 발명은 메모리 셀용 컴포넌트의 제조를 단순화하기 위해서 이용될 수 있다.
메모리 장치를 형성하기 위해서는 먼저 예컨대 SiO2로 이루어진 절연층에 의해 커버되는, 선택 트랜지스터(1)를 갖는 구조물이 반도체 바디(2) 상에 형성된다. 그 다음에 상기 절연층의 구조화가 이루어지며, 이 때 CF4에 의한 반응성 에칭이 이루어진다. 먼저 트랜지스터(1)와 메모리 커패시터(6) 사이에 도전성 플러그-접속부(5)를 만들기 위한 콘택 홀이 절연층(3) 내부로 에칭되어 플러그 재료로 채워지며, 경우에 따라서는 그 위로 배리어층(7)이 증착된다. 플러그 재료(5) 및 경우에 따라 배리어층(7)은 바람직하게는 평탄하게 절연층(3) 표면으로 끝나야 한다. 그러나 또한, 플러그 재료(5)가 평탄하게 절연층(3) 표면으로 끝난 다음에 하기에 기술된 바와 같이 절연층(3)의 구조화가 이루어지고 배리어층(7)을 이미 구조화된 절연층(3)상에 제공하는 것도 생각할 수 있다. 즉, 이 경우에는 절연층이 도 4에 도시된 전극층(8) 아래에 놓일 수 있다.
구조화 공정의 틀내에서 상승된 영역(4)의 측면 에지의 최상의 경사도가 달성될 수 없는 경우에는, 절연층(3)의 증착 후에 또 하나의 보조층(14)이 상기 절연층상에 증착될 수 있는데, 상기 보조층은 바람직하게는 화학적 변화에 의해 절연층 재료로 변환될 수 있는 재료로 이루어진다. 절연층이 SiO2로 이루어진 경우에는 폴리실리콘으로 이루어진 보조층(14)이 제공된다. 그런 경우에는 상기 2개의 층이 구조화됨으로써, 결과적으로 상승된 부분(4)은 절연층(3)에 의해 그 위에 제공된 보조층(14)과 함께 형성된다. 그 다음에 보조층(14)의 화학적 변화가, 특별한 실시예에서는 산화가 이루어지며, 이 때에는 보조층의 부피가 팽창된다. 본 실시예에서는 산화 후에 상기 보조층이 절연층과 재료 통일을 형성함으로써, 결과적으로 상기 층에 의해서는 추가 공정에 대해 장애적인 영향이 형성되지 않는다. 그에 따라 산화된 보조층(14)에 상응하는 절연층(3) 영역이 상승된 영역(4)의 측면 에지 위까지 돌출되어 상기 측면 에지를 차단함으로써, 그 다음에 이루어지는 전극층(8)의 증착시에는 측면 에지의 커버링이 최상으로 피해질 수 있다.
대안적으로는 또한 절연층(3)의 에칭 특성과 상이한 에칭 특성을 갖는 보조층(20)이 선택될 수도 있다. 도 10 내지 도 12는 상기 특수한 경우의 방법 단계들을 보여준다. 먼저 상승된 영역(4)을 형성하기 위해 절연층(3)이 보조층(20)과 함께 에칭된다. 그 다음에 절연층(3)의 선택적인 이방성 에칭이 이루어지며, 이 때 보조층(20)은 전반적으로 영향을 받지 않는다. 상기 단계 후에 보조층(20)이 상승된 영역(4)의 측면 에지 위로 돌출됨으로써, 재차 차단이 이루어질 수 있다. 에지를 부분적으로 커버링 하는 추가 재료층(8)이 전반적으로 평행하게 증착되면, 보조층(20)의 측면 에지만 커버링된다. 이와 같은 커버링은 특히 바람직할 수 있는데, 그 이유는 전극층(8)을 증착할 때에는 보조층(20)의 측면 에지도 또한 전극 표면으로서 이용될 수 있으며, 그럼에도 불구하고 상승된 영역(4)이 서로 분리될 수 있기 때문이다. 이 경우 보조층(20)을 위한 재료로서는 예를 들어 Si3N4 또는 폴리실리콘이 사용될 수 있다.
그러나 하기에서는, 배리어층(7)이 절연층(3)의 구조화 전에 플러그 재료(5)상에 제공되고 보조층(14)은 제공되지 않는 도 2에 따른 배치 형태로부터 출발한다. 절연층(3)은 상승된 영역(4)이 형성되도록 구조화된다. 상기 상승된 영역상에는 나중에 메모리 커패시터(6)가 형성된다. 추가의 컴포넌트들은 도 2에서는 우선 관찰되어서는 안된다. 나머지 표면 위에 있는 상기 영역(4)의 높이는, 이 높이가 커패시터의 나중의 하부 전극(8)의 두께보다는 적어도 더 크고, 대안적으로는 또한 나중 커패시터(6)의 전체 두께보다 더 높도록 선택되어야 한다. 바람직하게 상기 영역의 높이는 하부 전극(8)의 두께의 2배 내지 5배이다. 디코더 영역의 커버링 및 개별 셀 필드의 분리와 같이 추가 재료층(8, 9, 10)을 추가로 구조화하기 위해서 추가로 또 하나의 포토 레지스트 마스크가 제공될 수 있다. 도면에 도시된 바와 같이 상승된 영역(4)은 비교적 넓은 함몰된 영역에 의해 서로 분리된 링크로서 형성될 수 있다. 그러나 또한 비교적 좁은 트렌치의 구조화에 의해서 상승된 영역(4)의 분리가 이루어질 수도 있다.
절연층(3)의 표면을 구조화함으로써 절연층(3) 상에 배치될 컴포넌트의 전체 구조가 미리 정해질 수 있다. 이 경우 절연층(3)은 일반적으로 추가의 재료층(8, 9, 10) 보다 훨씬 더 간단하게 구조화될 수 있는데, 그 이유는 본 발명에 따른 해결책이 현저한 단순화를 의미하기 때문이다. 상기 방식으로 구조화된 표면상에 추가로 필요한 재료층(8, 9, 10)이 증착되면, 컴포넌트로서 사용될 수 있는 원하는 층구조물이 자동적으로 얻어진다.
그 다음에 추가 재료층(8, 9, 10)이 층방식으로 증착되며, 이 때에는 하부 커패시터 전극으로 기능하며 백금 또는 백금 금속으로부터 선택되는 적어도 제 1층(8)이 컬리메이팅 스퍼터링에 의해서 형성된다. 그러나 전극층(8, 10), 특히 하부 전극층(8)을 위해서는 예컨대 Pt/Ir 또는 Pt/IrO2와 같은 전술한 재료로 이루어진 다층 구조물이 제공될 수도 있다. 컬리메이팅 스퍼터링에 의해서는 다만 타겟 방향으로 정렬된 표면 영역상에만 재료층의 증착이 이루어진다. 그 결과 상이한 층영역들이 표면 구조에 의해서 분리된다. 이 때 컬리메이션은 상승부(4) 측면벽에서의 재료의 증착을 전반적으로 방해한다. 하부 전극층을 위해서는 50 내지 400nm, 이상적으로는 100 내지 200nm의 층두께가 선택되는 것이 바람직하다. 200-400nm 범위의 층두께는, 최대로 작은 구조물을 형성하기 위해서 나중에 마찬가지로 커패시터 표면으로서 이용될 수 있는 하부 커패시터 전극의 비교적 큰 측면을 형성하고자 하는 경우에 특히 중요하다.
예를 들어 3개의 HCL 및 1개의 HNO3로 구성된 왕수로써 이루어지는 이방성 습식 화학 에칭과 같은 후속하는 에칭 단계에 의해서 경우에 따라 바람직하지 않게 에지 커버가 전극층(8)에 의해서 제거될 수 있지만, 이 경우에는 상기 에칭 단계가 훨씬 더 짧을 수 있고, 선택성, 에지 경사도 또는 에칭율에 대한 적은 요구로 인해 에칭이 실패할 수 있으며, 이러한 경우는 통상적으로 전극층(8) 자체를 구조화하기 위한 경우이다. 예를 들어 Pt-전극에서 대략 10nm/min의 층부식을 야기하는 에칭 단계는 왕수에 의해 70℃에서 실시된다. 컬리메이팅 방법으로 약 100nm 두께의 전극층을 증착하는 경우에는 상승된 구조물 영역의 높이에 따라 층두께의 약 10%까지 에지가 커버링될 수 있으며, 그 결과 1분의 에칭 단계로도 에지 커버를 완전히 제거하는데 문제없이 충분하게 된다. 비교적 간단하게 처리될 이방성 에칭 방법은 아무런 문제없이 사용될 수 있는데, 그 이유는 원하는 나머지 전극층 영역이 상기 층부식에 의해서 다만 사소하게만 영향을 받을 수 있고 또한 상기 전극층 영역의 기능도 유지되기 때문이다.
제 1내부 전극층의 컬리메이팅 스퍼터링 후에는 유전체층(9) 및 제 2외부 전극층(10)의 등방 증착이 이루어진다. 이것은 제 1전극층(8)의 측벽을 커패시터 표면으로서 추가로 이용하는 것을 가능하게 하며, 그에 따라 커패시턴스가 상승된다. 외부 전극층(8)이 메모리 장치의 전체 층영역에 걸쳐 뻗기 때문에, 개별 메모리 커패시터(6)의 접촉을 위해서 추가의 금속화층이 필요치 않다.
대안적으로는, 개별 커패시터를 서로 분리시킬 수 있는 상부 커패시터 전극(10)을 위한 층 및 유전체층이 컬리메이팅 방식으로 제공되며, 이 경우에는 물론 하부 커패시터 전극(8)의 측벽을 이용하는 것이 더이상 가능하지 않다. 그 경우에는 또한 공형의 층 도포와는 것과 반대로, 측면을 제한하는 영역에 비해 축소된 하부 커패시터 전극(8)의 측면 차단을 고려해야 하기 때문에, 결과적으로 경우에 따라서는 이곳에 추가의 차단이 필요하게 된다. 이와 같은 증착 방법은 특히 얇은 재료층(8, 9, 10)을 사용하는 경우에 실용적이다. 메모리 장치의 개별 메모리 커패시터(6)를 연결 또는 접촉시키기 위해 이 경우에는 또 하나의 추가 절연층(11)이 외부 전극층(10) 위에 제공될 수 있으며, 상기 외부 전극층 내부로는 커패시터 전극에 대응하는 콘택 호울(12)이 에칭된다. 상기 절연층은 또한, 지금까지 상승된 영역 및 함몰된 영역으로 구조화되던 전체 장치상에서 재차 평탄한 표면을 형성하기 위해서도 사용될 수 있다. 예를 들어 상승된 영역(4)을 형성하기 위한 트렌치가 구조화되면, 절연층(11)이 트렌치의 적어도 절반폭에 달하는 층두께로 등방 증착됨으로써 트렌치의 채움 및 그에 따라 전반적으로 평탄한 표면이 얻어질 수 있다. 이것은 금속화와 같은 추가의 방법 단계들을 용이하게 한다. 평탄한 표면을 형성하기 위한 상기 방법은 원칙적으로 본 발명의 전술한 모든 실시예에 적용될 수 있지만, 특히 트렌치의 구조화가 이루어지는 영역에서 사용될 수 있다.
그 다음에, 원하는 방식으로 쉽게 구조화될 수 있는, 예컨대 알루미늄으로 이루어진 금속층(13)이 도포된다. 이 때 절연층(11) 및 금속화층(13)의 도포는 공형 증착에 의해서 이루어진다. 전체 장치를 밀봉하기 위해서 후속적으로 도면에 도시되지 않은 추가의 절연층이 전체 장치상에 증착된다.
경우에 따라 이루어질 수 있는 인접 커패시터 구조물 사이의 크로스 토크(crosstalk)를 방지하기 위해 하부 전극층(8)의 영역을 0 V와 같은 한정된 전위로 세팅함으로써, 결과적으로 개별 커패시터 사이에 한정된 전위를 갖는 영역이 형성된다.
구조화된 재료층을 형성하기 위해 제안된 방법은 또한 반도체 바디(2)의 접촉을 위해서도 이용될 수 있다. 상기 접촉은 일반적으로 메모리 장치의 주변에서, 즉 메모리 셀이 배치된 영역 외부에서 이루어진다. 이 경우에는 하부 전극층(8)을 제거하지 않아도 된다. 이것은 특별한 장점을 갖는데, 그 이유는 바로 이 하부 전극층(8)은 종종 나머지 재료층들보다 구조화하기가 더 어려운 재료로 이루어지기 때문이다. 메모리 커패시터(6)와 트랜지스터(1) 사이에 도전성 플러그-결합부(5)의 제조 및 심지어 메모리 커패시터(6)의 제조와 더불어 접촉을 위해서 유사한 장치가 형성되기는 하지만, 이 장치는 트랜지스터(1)를 가지지 않으며, 오히려 이러한 장치에서는 반도체 바디(2)와 하부 전극층(8) 사이에 도전성 결합부(16)가 형성된다. 모든 커패시터 구조물을 완성한 후에는 반도체 바디(2)에 대한 접촉 영역에서 외부 전극층(10) 및 유전체층(9)이 부식된다. 그럼으로써 상기 장치를 밀봉한 후에는 상기 영역에서 하부 전극층(8)에 대한 콘택 호울(18)이 만들어질 수 있으며, 반도체 바디(2)에 대한 접촉의 제 2부분을 형성하는 금속화층(15)이 제공된다. 결국 반도체 바디(2)의 접촉은 도전성 결합부(16)를 통해서, 플러그-결합부(5)에서의 배치와 유사하게, 경우에 따라 존재하는 배리어층(7)을 통해서, 하부 전극층(8)의 상승부 상에 층 섬으로서 배치된 부분을 통해서 그리고 콘택 호울(18) 내에 있는 금속화층(15)의 부분을 통해서 이루어진다. 그 결과, 반도체 바디(2)의 접촉을 위해 금속으로 채워지는 콘택 호울이 모든 층을 통과하여 반도체 바디(2)에 이르도록 제조하기 위해서 하부 전극층(8)을 복잡한 방식으로 제거하는 대신, 상기 하부 전극층(8)의 일부분이 간단한 방식으로 접촉 연결로써 통합된다.
본 발명에 따른 방법에 의해, 구조화된 재료층을 형성하기 위한 간단한 방법이 제공된다.

Claims (28)

  1. 구조화된 층들을 형성하기 위한 방법으로써,
    베이스 바디를 제공하는 단계;
    상기 베이스 바디 상에 제 1 층을 제공하는 단계;
    에지들을 갖는 상승된 층영역 및 함몰된 층 영역을 형성하기 위해, 상기 제 1층을 적어도 부분적인 국부적 층 부식(local layer erosion)에 의해 구조화하는 단계 - 상기 에지들은 상기 상승된 층영역 및 상기 함몰된 층영역 사이의 전이들에 형성되고, 상기 제 1층은 상기 구조화 단계 이후에 영구적으로 남겨지는 층으로써 제공됨 -;
    상기 제 1층 상에 제 2층을 도포하고, 상기 제 2층의 소정의 층 영역들을 상기 상승된 영역들과 상기 함몰된 영역들의 에지들에서의 높이차를 이용하여 서로 분리시키는 단계 - 상기 상승된 영역들의 에지들은 상기 제 2층에 대한 분할 에지들로써의 역할을 함 -; 및
    상기 제 1층의 상기 상승된 영역들에 의해 상기 제 2 층의 활성 영역들(active regions)을 기능적으로 한정하는 단계
    를 포함하는 구조화된 층들의 형성 방법.
  2. 제 1항에 있어서,
    상기 베이스 바디는 반도체 바디인 것을 특징으로 하는 구조화된 층들의 형성 방법.
  3. 제 1항에 있어서,
    상기 제 2층은 상기 상승된 영역과 상기 함몰된 영역 사이의 높이차의 절반 이하의 두께를 갖는 것을 특징으로 하는 구조화된 층들의 형성 방법.
  4. 제 1항에 있어서,
    상기 제 2층을 방향성 증착 특성을 갖는 증착 공정에 의해 상기 제 1층의 표면 상에 증착시키는 단계를 포함하는 것을 특징으로 하는 구조화된 층들의 형성 방법.
  5. 제 1항에 있어서,
    상기 제 2층의 도포 단계 이후에, 상기 에지들 상에 도포된 재료가 제거되도록 상기 제 2층을 부식시키는 단계를 포함하는 것을 특징으로 하는 구조화된 층들의 형성 방법.
  6. 제 5항에 있어서,
    상기 부식 단계는 상기 에지들 상에 도포된 재료를 제거하기 위한 에칭 단계인 것을 특징으로 하는 구조화된 층들의 형성 방법.
  7. 제 1항에 있어서,
    상기 제 1층 상에 보조층을 증착시키는 단계;
    상기 보조층을 상기 제 1층과 함께 구조화하는 단계; 및
    상기 구조화 단계 이후에, 상기 보조층의 부피 팽창이 제공되도록 상기 보조층을 화학적으로 변화시키는 단계
    를 포함하는 것을 특징으로 하는 구조화된 층들의 형성 방법.
  8. 제 1항에 있어서,
    상기 제 1층 상에 보조층을 증착시키는 단계 - 상기 보조층 및 상기 제 1 층은 서로 다른 에칭 특성을 가짐 -;
    상기 보조층을 상기 제 1 층과 함께 구조화시키는 단계; 및
    상기 구조화 단계 이후에 상기 제 1 층을 선택적으로 에칭하는 단계
    를 포함하는 것을 특징으로 하는 구조화된 층들의 형성 방법.
  9. 제 1항에 있어서,
    상기 제 2층의 함몰된 층영역들을 기능적으로 중립화시키기(neutralizing) 위해, 상기 제 2층을 상기 제 1층의 상기 함몰된 층영역들에 도포함으로써 형성된 상기 제 2층의 함몰된 층영역들을 커버링하는 단계를 포함하는 것을 특징으로 하는 구조화된 층들의 형성 방법.
  10. 제 4 항에 있어서,
    상기 방향성 증착 특성을 갖는 증착 공정에 의해 상기 제 1층의 표면 상에 상기 제 2층을 증착시키는 단계 이후에, 제 3층을 등방(conformally) 증착시키는 단계를 포함하는 것을 특징으로 하는 구조화된 층들의 형성 방법.
  11. 집적 회로의 컴포넌트들을 제조하기 위한 방법으로써,
    베이스 바디를 제공하는 단계;
    상기 베이스 바디 상에 제 1층을 제공하는 단계;
    에지들을 갖는 상승된 층영역 및 함몰된 층영역을 형성하기 위해, 상기 제 1층을 적어도 부분적인 국부적 층 부식에 의해 구조화하는 단계 - 상기 에지들은 상기 상승된 층영역 및 상기 함몰된 층영역 사이의 전이들에 형성되고, 상기 제 1층은 상기 구조화 단계 이후에 영구적으로 남겨지는 층으로써 제공됨 -;
    상기 컴포넌트들을 제조하기 위해, 상기 제 1층 상에 제 2층을 도포하고, 상기 제 2층의 소정의 층 영역들을 상기 상승된 영역들과 상기 함몰된 영역들의 에지들에서의 높이차를 이용하여 서로 분리시키는 단계 - 상기 상승된 영역들의 에지들은 상기 제 2층에 대한 분할 에지들로써의 역할을 함 -; 및
    상기 제 1층의 상기 상승된 영역들에 의해 상기 제 2 층의 활성 영역들을 기능적으로 한정하는 단계
    을 포함하는 집적 회로의 컴포넌트 제조 방법.
  12. 메모리 구조를 제조하기 위한 방법으로써,
    반도체 바디를 제공하는 단계;
    상기 반도체 바디, 및 상기 반도체 바디 상에 제공된 절연 층에 선택 트랜지스터들을 삽입하는 단계;
    상기 반도체 바디 상에 제공된 지지 층의 표면 상에 추가의 층들을 증착시킴으로써 상기 지지 층 상에 메모리 구조의 전기적 컴포넌트들을 제조하고, 상기 지지 층의 표면을 구조화하여 그 내부에 상승된 영역들 및 함몰된 영역들을 형성함으로써 상기 추가의 층들을 구조화하는 단계 - 상기 상승된 영역들 및 함몰된 영역들은 상기 상승된 영역들과 상기 함몰된 영역들 사이에서 높이차를 갖는 전이들에서 형성되는 에지들을 구비하고, 상기 상승된 영역들의 에지들은 상기 추가의 층들 중 적어도 하나의 층에 대한 분할 에지들로써의 역할을 함 - ; 및
    상기 제 1층의 상기 상승된 영역들에 의해 상기 제 2 층의 활성 영역들을 기능적으로 한정하는 단계
    를 포함하는 메모리 구조 제조 방법.
  13. 제 12 항에 있어서,
    상기 전기적 컴포넌트들은 저장 커패시터들인 것을 특징으로 하는 메모리 구조 제조 방법.
  14. 제 12 항에 있어서,
    상기 지지 층의 상승된 영역들은 상기 메모리 구조의 전기적 컴포넌트들의 형상 및 위치를 한정하는 것을 특징으로 하는 메모리 구조 제조 방법.
  15. 제 13 항에 있어서,
    방향성 증착 특성을 갖는 증착 공정에 의해 상기 지지 층의 표면 상에 저장 커패시터들의 제 1 커패시터 전극에 대한 제 1 전극층을 증착시키는 단계를 포함하는 것을 특징으로 하는 메모리 구조 제조 방법.
  16. 제 15항에 있어서,
    상기 증착 공정은 컬리메이팅(collimating) 스퍼터링 공정인 것을 특징으로 하는 메모리 구조 제조 방법.
  17. 제 15항에 있어서,
    상기 제 1 전극층을 다중층 구조로써 증착시키는 단계를 포함하는 것을 특징으로 하는 메모리 구조 제조 방법.
  18. 제 15항에 있어서,
    상기 제 1 전극 층 위에 저장 유전체 및 제 2 전극층을 증착시키는 단계를 포함하는 것을 특징으로 하는 메모리 구조 제조 방법.
  19. 제 18항에 있어서,
    상기 저장 유전체 및 상기 제 2 전극층은 등방 증착 공정 및 방향성 증착 공정 중 하나의 공정에 의해 증착되는 단계를 포함하는 것을 특징으로 하는 메모리 구조 제조 방법.
  20. 제 19항에 있어서,
    상기 방향성 증착 공정은 컬리메이팅 스퍼터링 공정인 것을 특징으로 하는 메모리 구조 제조 방법.
  21. 제 12항에 있어서,
    상기 상승된 영역들을 내부에 트렌치들을 형성시킴으로써 구조화하는 단계; 및
    상기 트렌치들의 두께의 절반 이상의 층 두께를 갖도록 상기 추가의 층들 중 하나를 등방 증착시키는 단계
    를 포함하는 것을 특징으로 하는 메모리 구조 제조 방법.
  22. 제 18항에 있어서,
    상기 저장 커패시터들의 저장 유전체는 상자성 재료, 상유전성 재료, 강유전성, 강자성 재료, 및 높은 유전 상수를 갖는 유전체 물질로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 메모리 구조 제조 방법.
  23. 제 18항에 있어서,
    상기 저장 커패시터들의 저장 유전체는 SrBi2Ta2O9, SrBi2(Ta1-XNbX)2O9, PbXZr1-XTiO3, 및 BaXSr1-XTiO3로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 메모리 구조 제조 방법.
  24. 제 18항에 있어서,
    상기 제 1 전극층 및 상기 제 2 전극층 중 적어도 하나의 전극층은 귀금속을 포함하는 것을 특징으로 하는 메모리 구조 제조 방법.
  25. 제 24항에 있어서,
    상기 귀금속은 백금 금속 및 백금 금속의 산화물들로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 메모리 구조 제조 방법.
  26. 제 25 항에 있어서,
    상기 백금 금속들은 Pt, Ru, Os, Rh, Ir 및 Pd로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 메모리 구조 제조 방법.
  27. 제 18 항에 있어서,
    주어진 상기 상승된 영역을 구조화하고, 상기 주어진 상승된 영역에 상기 지지층과의 도전성 연결을 제공하며, 상기 주어진 상승된 영역에서 상기 저장 유전체 및 상기 제 2 전극층을 제거하고, 상기 주어진 상승된 영역의 구역에 상기 제 2 전극층을 연결시킴으로써, 상기 지지층을 접촉시키는 단계를 포함하는 것을 특징으로 하는 메모리 구조 제조 방법.
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