JP2000183305A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000183305A JP2000183305A JP10354269A JP35426998A JP2000183305A JP 2000183305 A JP2000183305 A JP 2000183305A JP 10354269 A JP10354269 A JP 10354269A JP 35426998 A JP35426998 A JP 35426998A JP 2000183305 A JP2000183305 A JP 2000183305A
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Abstract
(57)【要約】
【課題】 容量絶縁膜の劣化がなく、微細加工性に優
れ、ルテニウム電極を持つキャパシタを提供する。 【解決手段】 コンタクトプラグ３および絶縁膜２の上
に、密着層４を形成し、密着層４の上には、厚み１００
ｎｍのルテニウム（Ｒｕ）からなる第１導電層５を形成
する。さらに、第１導電層５の両側には、ルテニウムの
サイドウォールとなる第２導電層６を形成し、第１導電
層５及び第２導電層６を下部電極とする。下部電極上に
は、ＴａＯｘを用いた容量絶縁膜７を形成し、Ｒｕを用
いた第３導電層８を形成し、上部電極とする。第２導電
層６はこの円柱状の第１導電層５からその上部が張り出
すように形成され、あたかも冠のように形成されてい
る。この構造より、第１導電層のＲｕを厚くすることな
く、また第２導電層の膜厚も厚くすることなく、下部電
極の表面積を大きくすることができ、さらに、高アスペ
クト比Ｒｕドライエッチングも不要となる。
れ、ルテニウム電極を持つキャパシタを提供する。 【解決手段】 コンタクトプラグ３および絶縁膜２の上
に、密着層４を形成し、密着層４の上には、厚み１００
ｎｍのルテニウム（Ｒｕ）からなる第１導電層５を形成
する。さらに、第１導電層５の両側には、ルテニウムの
サイドウォールとなる第２導電層６を形成し、第１導電
層５及び第２導電層６を下部電極とする。下部電極上に
は、ＴａＯｘを用いた容量絶縁膜７を形成し、Ｒｕを用
いた第３導電層８を形成し、上部電極とする。第２導電
層６はこの円柱状の第１導電層５からその上部が張り出
すように形成され、あたかも冠のように形成されてい
る。この構造より、第１導電層のＲｕを厚くすることな
く、また第２導電層の膜厚も厚くすることなく、下部電
極の表面積を大きくすることができ、さらに、高アスペ
クト比Ｒｕドライエッチングも不要となる。
Description
【０００１】
【発明に属する技術分野】本発明は高誘電体材料を用い
たキャパシタに関するものである。
たキャパシタに関するものである。
【０００２】
【従来の技術】従来ＤＲＡＭの容量素子部では、容量絶
縁膜としてＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘ
ｉｄｅ）膜が使われている。そして、これまで微細化に
伴い、容量電極の表面積を大きくすることで容量を確保
してきた。しかし、ＯＮＯ膜の誘電率ε＝７〜８であ
り、より微細化、高集積化が要求されるデバイスでは、
十分な容量を得られなくなってきている。そのため、２
５６ＭｂｉｔＤＲＡＭ以降のＤＲＡＭ等の容量素子部で
は、誘電率ε＝２５〜５０と非常に高いタンタルオキサ
イド（ＴａＯｘ）が容量絶縁膜として使用が検討されて
いる。そこで、提案されているのがＴａＯｘを容量絶縁
膜として用い、ＴａＯｘからの酸素引き抜き効果が小さ
いルテニウム（Ｒｕ）を電極とした円柱状ＭＩＭ（Ｍｅ
ｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャ
パシタである。図３に１Ｇｂｉｔ級ＤＲＡＭで提案され
ているＭＩＭ構造を示す。
縁膜としてＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘ
ｉｄｅ）膜が使われている。そして、これまで微細化に
伴い、容量電極の表面積を大きくすることで容量を確保
してきた。しかし、ＯＮＯ膜の誘電率ε＝７〜８であ
り、より微細化、高集積化が要求されるデバイスでは、
十分な容量を得られなくなってきている。そのため、２
５６ＭｂｉｔＤＲＡＭ以降のＤＲＡＭ等の容量素子部で
は、誘電率ε＝２５〜５０と非常に高いタンタルオキサ
イド（ＴａＯｘ）が容量絶縁膜として使用が検討されて
いる。そこで、提案されているのがＴａＯｘを容量絶縁
膜として用い、ＴａＯｘからの酸素引き抜き効果が小さ
いルテニウム（Ｒｕ）を電極とした円柱状ＭＩＭ（Ｍｅ
ｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャ
パシタである。図３に１Ｇｂｉｔ級ＤＲＡＭで提案され
ているＭＩＭ構造を示す。
【０００３】図３（ａ）において１は半導体基板、２は
層間絶縁膜、３はコンタクトプラグ、３４はＴｉＮを用
いた密着層、３５はＲｕを用いた下部電極、３７は容量
絶縁膜、３８はＲｕを用いた上部電極である。
層間絶縁膜、３はコンタクトプラグ、３４はＴｉＮを用
いた密着層、３５はＲｕを用いた下部電極、３７は容量
絶縁膜、３８はＲｕを用いた上部電極である。
【０００４】下部電極にＷ（タングステン）等の金属を
用いると、ＴａＯｘからＷへ酸素が引き抜かれ、ＴａＯ
ｘが容量絶縁膜の働きを果たさなくなる。一方、Ｒｕは
ＴａＯｘからの酸素引き抜き効果が小さいために、図３
のようなＭＩＭ構造ではよく用いられる。このような構
造において容量絶縁膜３７にＴａＯｘを用いると、１Ｇ
ｂｉｔ級のＤＲＡＭでは、セル面積が０．２０〜０．３
０μｍ2程度になるため、容量を確保するには、下部電
極３５の高さは０．７〜１．０μｍとなり、キャパシタ
−キャパシタ間の距離は、最も密な箇所で０．１５〜
０．２５μｍ程度となる。
用いると、ＴａＯｘからＷへ酸素が引き抜かれ、ＴａＯ
ｘが容量絶縁膜の働きを果たさなくなる。一方、Ｒｕは
ＴａＯｘからの酸素引き抜き効果が小さいために、図３
のようなＭＩＭ構造ではよく用いられる。このような構
造において容量絶縁膜３７にＴａＯｘを用いると、１Ｇ
ｂｉｔ級のＤＲＡＭでは、セル面積が０．２０〜０．３
０μｍ2程度になるため、容量を確保するには、下部電
極３５の高さは０．７〜１．０μｍとなり、キャパシタ
−キャパシタ間の距離は、最も密な箇所で０．１５〜
０．２５μｍ程度となる。
【０００５】図４にこのようなＭＩＭ構造の容量素子を
持つ半導体装置の製造方法を示す。図４において４４は
ＴｉＮを用いた密着層膜、４５はＲｕ膜、４６はシリコ
ン酸化膜、４７はフォトレジスト、４８はシリコン酸化
膜を用いたハードマスクである。以下この半導体装置の
製造方法について説明する。
持つ半導体装置の製造方法を示す。図４において４４は
ＴｉＮを用いた密着層膜、４５はＲｕ膜、４６はシリコ
ン酸化膜、４７はフォトレジスト、４８はシリコン酸化
膜を用いたハードマスクである。以下この半導体装置の
製造方法について説明する。
【０００６】まず、図４（ａ）に示すように、半導体基
板１上に層間絶縁膜２を堆積し、コンタクトプラグ３を
形成した基板に、密着層膜である窒化チタン４４、ルテ
ニウム膜４５、シリコン酸化膜４６を堆積し、リソグラ
フィーにより、レジストパターン４７を形成する。
板１上に層間絶縁膜２を堆積し、コンタクトプラグ３を
形成した基板に、密着層膜である窒化チタン４４、ルテ
ニウム膜４５、シリコン酸化膜４６を堆積し、リソグラ
フィーにより、レジストパターン４７を形成する。
【０００７】次に、図４（ｂ）に示すように、レジスト
パターン４７をマスクとして、ドライエッチングにより
シリコン酸化膜４６をエッチングし、シリコン酸化膜パ
ターン４８を形成する。
パターン４７をマスクとして、ドライエッチングにより
シリコン酸化膜４６をエッチングし、シリコン酸化膜パ
ターン４８を形成する。
【０００８】そして、図４（ｃ）に示すように、シリコ
ン酸化膜パターン４８をマスクとして、ルテニウム膜４
５と窒化チタン４４をエッチングし、Ｒｕ下部電極３
５、ＴｉＮ層３４を形成する。次に、図４（ｄ）に示す
ように、容量絶縁膜（ＴａＯｘ）３７を、Ｒｕ下部電極
３５、ＴｉＮ密着層３４上に堆積し、その後、Ｒｕ上部
電極３８を堆積する（図４（ｅ））。
ン酸化膜パターン４８をマスクとして、ルテニウム膜４
５と窒化チタン４４をエッチングし、Ｒｕ下部電極３
５、ＴｉＮ層３４を形成する。次に、図４（ｄ）に示す
ように、容量絶縁膜（ＴａＯｘ）３７を、Ｒｕ下部電極
３５、ＴｉＮ密着層３４上に堆積し、その後、Ｒｕ上部
電極３８を堆積する（図４（ｅ））。
【０００９】
【発明が解決しようとする課題】しかしながら、Ｒｕの
エッチ速度は、約１００ｎｍ／分程度である。そのた
め、先述した０．７〜１．０μｍ程度の高さのＲｕをエ
ッチングするには極めてスループットが悪くなる。
エッチ速度は、約１００ｎｍ／分程度である。そのた
め、先述した０．７〜１．０μｍ程度の高さのＲｕをエ
ッチングするには極めてスループットが悪くなる。
【００１０】また、１Ｇｂｉｔ級のＤＲＡＭではキャパ
シタ−キャパシタ間の距離（スペース）は、最も密な箇
所で、図３（ｂ）に示すように、０．１５〜０．２５μ
ｍ程度であり、加工するアスペクト比は最大６〜７とな
る。セル間のショートを抑制するには、Ｒｕ下部電極の
エッチング時には、このアスペクト比６〜７の下部電極
のテーパ角を８８〜９０゜に制御する必要があり、非常
に加工が困難である。
シタ−キャパシタ間の距離（スペース）は、最も密な箇
所で、図３（ｂ）に示すように、０．１５〜０．２５μ
ｍ程度であり、加工するアスペクト比は最大６〜７とな
る。セル間のショートを抑制するには、Ｒｕ下部電極の
エッチング時には、このアスペクト比６〜７の下部電極
のテーパ角を８８〜９０゜に制御する必要があり、非常
に加工が困難である。
【００１１】さらに、図３に示した構造では、密着層Ｔ
ｉＮと容量電極ＴａＯｘが接触することにより、ＴａＯ
ｘからＴｉＮへＯが引き抜かれ、容量絶縁膜であるＴａ
Ｏｘの特性劣化、ＴｉＮにＯが侵入したことによるＴｉ
Ｎの膨張とそれに伴うはがれを引き起こしてしまう。
ｉＮと容量電極ＴａＯｘが接触することにより、ＴａＯ
ｘからＴｉＮへＯが引き抜かれ、容量絶縁膜であるＴａ
Ｏｘの特性劣化、ＴｉＮにＯが侵入したことによるＴｉ
Ｎの膨張とそれに伴うはがれを引き起こしてしまう。
【００１２】また、Ｒｕドライエッチングにおける高ア
スペクト加工の困難さを改善するため、シリンダー形状
の容量構造が提案されている（特開平１０−５０９５１
号公報）。しかしながら、このシリンダー構造において
も、密着層ＴｉＮと容量電極ＴａＯｘが接触する構造に
なっているため、容量絶縁膜ＴａＯｘの特性劣化、密着
層ＴｉＮのはがれを抑制することは困難である。
スペクト加工の困難さを改善するため、シリンダー形状
の容量構造が提案されている（特開平１０−５０９５１
号公報）。しかしながら、このシリンダー構造において
も、密着層ＴｉＮと容量電極ＴａＯｘが接触する構造に
なっているため、容量絶縁膜ＴａＯｘの特性劣化、密着
層ＴｉＮのはがれを抑制することは困難である。
【００１３】そこで本発明は、容量絶縁膜の劣化がな
く、微細加工性に優れ、ルテニウム電極を持つキャパシ
タを提供するものである。
く、微細加工性に優れ、ルテニウム電極を持つキャパシ
タを提供するものである。
【００１４】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置およびその製造方法は、キャ
パシタの構造を円柱構造、シリンダー構造ではなく、ク
ラウン構造にし、Ｒｕ下部電極の厚みを２００ｎｍと
し、下部電極形成のドライエッチング時のアスペクト比
を低減する。ここでクラウン構造とは、下部電極の一部
を側壁で形成し、その側壁の上部が上に突出し、ちょう
ど王冠のような形状になっているものを指している。
めに、本発明の半導体装置およびその製造方法は、キャ
パシタの構造を円柱構造、シリンダー構造ではなく、ク
ラウン構造にし、Ｒｕ下部電極の厚みを２００ｎｍと
し、下部電極形成のドライエッチング時のアスペクト比
を低減する。ここでクラウン構造とは、下部電極の一部
を側壁で形成し、その側壁の上部が上に突出し、ちょう
ど王冠のような形状になっているものを指している。
【００１５】クラウン構造を用いることにより、容量電
極の表面積を確保することができ、さらに、クラウン構
造において、Ｒｕのサイドウォールを密着層（ＴｉＮ）
側壁に形成することにより、密着層（ＴｉＮ）と、容量
絶縁膜（ＴａＯｘ）が接触することを防ぎ、容量酸化膜
からの酸素が引き抜かれるのを防止できる。このような
クラウン構造にすることにより、下部電極の表面積を大
きくすることができ、必要な容量を確保することができ
るのである。
極の表面積を確保することができ、さらに、クラウン構
造において、Ｒｕのサイドウォールを密着層（ＴｉＮ）
側壁に形成することにより、密着層（ＴｉＮ）と、容量
絶縁膜（ＴａＯｘ）が接触することを防ぎ、容量酸化膜
からの酸素が引き抜かれるのを防止できる。このような
クラウン構造にすることにより、下部電極の表面積を大
きくすることができ、必要な容量を確保することができ
るのである。
【００１６】
【発明の実施の形態】以下本発明の実施の形態につい
て、図１、図２を参照しながら説明する。
て、図１、図２を参照しながら説明する。
【００１７】（実施の形態１）図１は本発明の第１の実
施形態であり、キャパシタ構造を示すものである。この
構造は、クラウン型キャパシタであり、図１はその断面
構造である。
施形態であり、キャパシタ構造を示すものである。この
構造は、クラウン型キャパシタであり、図１はその断面
構造である。
【００１８】図１（ａ）において、ＭＯＳ型トランジス
タが形成されたシリコン基板１の拡散層には、シリコン
酸化膜からなる層間絶縁膜２に設けられたコンタクトプ
ラグ３が電気的に接続されている。コンタクトプラグ３
および絶縁膜２の上には、ＴｉＮからなる密着層４が形
成されている。この密着層４の上には、厚み１００ｎｍ
のルテニウム（Ｒｕ）からなる第１導電層５が形成され
ている。ルテニウムの厚みは実施形態２で説明するが厚
いとエッチングに時間がかかるため、２００ｎｍ以下と
するのが適当である。
タが形成されたシリコン基板１の拡散層には、シリコン
酸化膜からなる層間絶縁膜２に設けられたコンタクトプ
ラグ３が電気的に接続されている。コンタクトプラグ３
および絶縁膜２の上には、ＴｉＮからなる密着層４が形
成されている。この密着層４の上には、厚み１００ｎｍ
のルテニウム（Ｒｕ）からなる第１導電層５が形成され
ている。ルテニウムの厚みは実施形態２で説明するが厚
いとエッチングに時間がかかるため、２００ｎｍ以下と
するのが適当である。
【００１９】さらに、第１導電層５の両側には、ルテニ
ウムのサイドウォールとなる第２導電層６（高さは絶縁
膜２の表面からほぼ４００ｎｍ）が形成されている。第
１導電層５および第２導電層６が下部電極となる。下部
電極上には、ＴａＯｘを用いた容量絶縁膜７が形成さ
れ、さらにその上には、同じくＲｕを用いた第３導電層
８が形成され、この導電層８が上部電極となっている。
第１導電層５は円柱形状をしており、したがって第２導
電層６はこの円柱状の第１導電層５からその上部が張り
出すように形成され、あたかも冠のように形成されてい
ることからここではクラウン形状と呼ぶ。第１導電層５
は円柱状でなくてもよく、直方体形状であってもよい。
ウムのサイドウォールとなる第２導電層６（高さは絶縁
膜２の表面からほぼ４００ｎｍ）が形成されている。第
１導電層５および第２導電層６が下部電極となる。下部
電極上には、ＴａＯｘを用いた容量絶縁膜７が形成さ
れ、さらにその上には、同じくＲｕを用いた第３導電層
８が形成され、この導電層８が上部電極となっている。
第１導電層５は円柱形状をしており、したがって第２導
電層６はこの円柱状の第１導電層５からその上部が張り
出すように形成され、あたかも冠のように形成されてい
ることからここではクラウン形状と呼ぶ。第１導電層５
は円柱状でなくてもよく、直方体形状であってもよい。
【００２０】この構造において、ルテニウムからなる第
１導電層５、ルテニウムからなるサイドウォール導電層
６を、下部電極として用いることにより、密着層４（Ｔ
ｉＮ）と容量絶縁膜７（ＴａＯｘ）が接触するのを防止
している。また、このようなクラウン構造にすることに
より、第１導電層のＲｕを厚くすることなく、また第２
導電層の膜厚も厚くすることなく、下部電極の表面積を
大きくすることができ、さらに、高アスペクト比Ｒｕド
ライエッチングも不要となる。
１導電層５、ルテニウムからなるサイドウォール導電層
６を、下部電極として用いることにより、密着層４（Ｔ
ｉＮ）と容量絶縁膜７（ＴａＯｘ）が接触するのを防止
している。また、このようなクラウン構造にすることに
より、第１導電層のＲｕを厚くすることなく、また第２
導電層の膜厚も厚くすることなく、下部電極の表面積を
大きくすることができ、さらに、高アスペクト比Ｒｕド
ライエッチングも不要となる。
【００２１】なお、本実施形態では、密着層に窒化チタ
ン（ＴｉＮ）を用いたが、窒化タングステン（ＷＮｘ）
を用いても同様の効果が得られる。また、下部電極にＲ
ｕを用いたが、ＲｕＯ2、イリジウムＩｒ、白金Ｐｔ、
ロジウムＲｈ、オスミウムＯｓとその酸化物を用いても
同様の効果が得られる。さらに、容量絶縁膜としてＴａ
Ｏｘを用いたが、（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ2（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9
（ＳＢＴ）、ＳｒＴｉＯ3（ＳＴＯ）を用いても同様の
効果が得られる。上部電極としてもＲｕを用いたが、Ｒ
ｕＯ2、Ｉｒ、Ｐｔ、Ｒｈ、Ｏｓとその酸化物を用いて
もよい。
ン（ＴｉＮ）を用いたが、窒化タングステン（ＷＮｘ）
を用いても同様の効果が得られる。また、下部電極にＲ
ｕを用いたが、ＲｕＯ2、イリジウムＩｒ、白金Ｐｔ、
ロジウムＲｈ、オスミウムＯｓとその酸化物を用いても
同様の効果が得られる。さらに、容量絶縁膜としてＴａ
Ｏｘを用いたが、（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ2（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9
（ＳＢＴ）、ＳｒＴｉＯ3（ＳＴＯ）を用いても同様の
効果が得られる。上部電極としてもＲｕを用いたが、Ｒ
ｕＯ2、Ｉｒ、Ｐｔ、Ｒｈ、Ｏｓとその酸化物を用いて
もよい。
【００２２】（実施の形態２）以下本発明の第２の実施
の形態について図面を参照しながら説明する。
の形態について図面を参照しながら説明する。
【００２３】図２は図１で示したクラウン型キャパシタ
の製造方法を示すものである。図２において、１５は第
１のルテニウム膜、１６は第２のルテニウム膜、２１は
シリコン酸化膜、２２はシリコン酸化膜マスク、２３は
レジストパターンである。
の製造方法を示すものである。図２において、１５は第
１のルテニウム膜、１６は第２のルテニウム膜、２１は
シリコン酸化膜、２２はシリコン酸化膜マスク、２３は
レジストパターンである。
【００２４】まず、図２（ａ）に示すようにＭＯＳＦＥ
Ｔが形成されたシリコン基板１上に、ＣＶＤ法により、
シリコン酸化膜からなる層間絶縁膜２を堆積する。絶縁
膜中にＭＯＳＦＥＴの拡散層に電気的に接続されるコン
タクトプラグ３を形成する。コンタクトプラグ３および
絶縁膜２の上にスパッタ法により窒化チタンからなる密
着層４を形成する。
Ｔが形成されたシリコン基板１上に、ＣＶＤ法により、
シリコン酸化膜からなる層間絶縁膜２を堆積する。絶縁
膜中にＭＯＳＦＥＴの拡散層に電気的に接続されるコン
タクトプラグ３を形成する。コンタクトプラグ３および
絶縁膜２の上にスパッタ法により窒化チタンからなる密
着層４を形成する。
【００２５】ＣＶＤ法により、密着層４の上に、第１の
ルテニウム膜１５、シリコン酸化膜２１を堆積する。さ
らにシリコン酸化膜２１上に、リソグラフィーにより、
レジストパターン２３を形成する。この時、密着層４の
膜厚、第１のルテニウム膜１５、シリコン酸化膜２１の
膜厚は、それぞれ、５０ｎｍ、１００ｎｍ、３００ｎｍ
である。
ルテニウム膜１５、シリコン酸化膜２１を堆積する。さ
らにシリコン酸化膜２１上に、リソグラフィーにより、
レジストパターン２３を形成する。この時、密着層４の
膜厚、第１のルテニウム膜１５、シリコン酸化膜２１の
膜厚は、それぞれ、５０ｎｍ、１００ｎｍ、３００ｎｍ
である。
【００２６】次に、図２（ｂ）に示すように、レジスト
パターン２３をマスクとして、ドライエッチングにより
シリコン酸化膜２１をエッチングし、シリコン酸化膜パ
ターン２２を形成し、次に、図２（ｃ）に示すように、
シリコン酸化膜２２をマスクとして、第１のルテニウム
膜１５をエッチングし、Ｒｕ下部電極となる第１導電層
５をパターニングする。酸化膜２２はほぼ円形であり、
導電層５は円柱状となっている。このエッチング条件
は、塩素ガス（Ｃｌ2）＝１０ｓｃｃｍ、酸素ガス
（Ｏ2）＝９０ｓｃｃｍ、圧力：１０Ｐａ、ＲＦパワ
ー：６００Ｗである。
パターン２３をマスクとして、ドライエッチングにより
シリコン酸化膜２１をエッチングし、シリコン酸化膜パ
ターン２２を形成し、次に、図２（ｃ）に示すように、
シリコン酸化膜２２をマスクとして、第１のルテニウム
膜１５をエッチングし、Ｒｕ下部電極となる第１導電層
５をパターニングする。酸化膜２２はほぼ円形であり、
導電層５は円柱状となっている。このエッチング条件
は、塩素ガス（Ｃｌ2）＝１０ｓｃｃｍ、酸素ガス
（Ｏ2）＝９０ｓｃｃｍ、圧力：１０Ｐａ、ＲＦパワ
ー：６００Ｗである。
【００２７】この時、第１導電層５のルテニウムのエッ
チング速度は約１００ｎｍ／分であり、Ｒｕ膜厚は１０
０ｎｍであるから、約１分間でエッチングを終了するこ
とができる。ちなみに従来の技術で説明したキャパシタ
では、Ｒｕの厚みは７００ｎｍであったため、エッチン
グに要する時間は７〜１０分間となる。また、この場
合、隣接するパターン間の距離が０．１５μｍとする
と、ドライエッチング時の加工アスペクト比は、１より
小さくなるため、微細加工は非常に容易になる（図１
（ｂ）参照）。
チング速度は約１００ｎｍ／分であり、Ｒｕ膜厚は１０
０ｎｍであるから、約１分間でエッチングを終了するこ
とができる。ちなみに従来の技術で説明したキャパシタ
では、Ｒｕの厚みは７００ｎｍであったため、エッチン
グに要する時間は７〜１０分間となる。また、この場
合、隣接するパターン間の距離が０．１５μｍとする
と、ドライエッチング時の加工アスペクト比は、１より
小さくなるため、微細加工は非常に容易になる（図１
（ｂ）参照）。
【００２８】続いて、ＴｉＮ膜４のエッチングを行い、
ＴｉＮ密着層のパターニングを行い（図２（ｄ））、そ
して、図２（ｅ）に示すように、第２導電層１６である
ルテニウム膜の堆積を行う（膜厚５０ｎｍ）。
ＴｉＮ密着層のパターニングを行い（図２（ｄ））、そ
して、図２（ｅ）に示すように、第２導電層１６である
ルテニウム膜の堆積を行う（膜厚５０ｎｍ）。
【００２９】そして次に、図２（ｆ）に示すように、ド
ライエッチングにより第２導電層１６となるルテニウム
膜のエッチバックを行う。エッチング条件は、塩素ガス
（Ｃｌ2）＝２０ｓｃｃｍ、酸素ガス（Ｏ2）＝１８０ｓ
ｃｃｍ、圧力：２０Ｐａ、ＲＦパワー：６００Ｗであ
る。
ライエッチングにより第２導電層１６となるルテニウム
膜のエッチバックを行う。エッチング条件は、塩素ガス
（Ｃｌ2）＝２０ｓｃｃｍ、酸素ガス（Ｏ2）＝１８０ｓ
ｃｃｍ、圧力：２０Ｐａ、ＲＦパワー：６００Ｗであ
る。
【００３０】このエッチバックを、シリコン酸化膜２２
が露出するまで行い、Ｒｕサイドウォールとなる第２導
電層６を形成する。このサイドウォールの幅は、第２の
Ｒｕ膜１６の堆積膜厚と、エッチバック時のシリコン酸
化膜２２が露出してからのオーバーエッチ量によって任
意の制御とすることが可能である。これによって、Ｔｉ
Ｎ密着層４は、第１導電層５と第２導電層６とに覆われ
ることになる。
が露出するまで行い、Ｒｕサイドウォールとなる第２導
電層６を形成する。このサイドウォールの幅は、第２の
Ｒｕ膜１６の堆積膜厚と、エッチバック時のシリコン酸
化膜２２が露出してからのオーバーエッチ量によって任
意の制御とすることが可能である。これによって、Ｔｉ
Ｎ密着層４は、第１導電層５と第２導電層６とに覆われ
ることになる。
【００３１】次に図２（ｇ）に示すように、厚み３００
ｎｍで形成したシリコン酸化膜２２を除去する。すると
サイドウォール形状の第２導電層６が第１導電層よりも
上に張り出した形状（クラウン形状）となる。続いて、
図２（ｈ）に示すように、下部電極となる第１導電層５
およびサイドウォール型の第２導電層６上に容量絶縁膜
７となるＴａＯｘを堆積する。この時、密着層４は、導
電層５と導電層６とに覆われているため、容量絶縁膜で
あるＴａＯｘ７と接触することはなく、ＴｉＮの酸素引
き抜き効果によるＴａＯｘ容量絶縁膜の特性劣化を防ぐ
ことができる。
ｎｍで形成したシリコン酸化膜２２を除去する。すると
サイドウォール形状の第２導電層６が第１導電層よりも
上に張り出した形状（クラウン形状）となる。続いて、
図２（ｈ）に示すように、下部電極となる第１導電層５
およびサイドウォール型の第２導電層６上に容量絶縁膜
７となるＴａＯｘを堆積する。この時、密着層４は、導
電層５と導電層６とに覆われているため、容量絶縁膜で
あるＴａＯｘ７と接触することはなく、ＴｉＮの酸素引
き抜き効果によるＴａＯｘ容量絶縁膜の特性劣化を防ぐ
ことができる。
【００３２】そして、図２（ｉ）に示すように、Ｒｕか
らなる第３導電層８を堆積する。これが上部電極とな
る。
らなる第３導電層８を堆積する。これが上部電極とな
る。
【００３３】また、本製造方法において、シリコン酸化
膜厚２１（またはシリコン酸化膜パターン２２）を変化
させることで、サイドウォール形状の第２導電層６の高
さを任意に制御することができるその結果、下部電極の
電極面積を任意に制御することが可能となる。
膜厚２１（またはシリコン酸化膜パターン２２）を変化
させることで、サイドウォール形状の第２導電層６の高
さを任意に制御することができるその結果、下部電極の
電極面積を任意に制御することが可能となる。
【００３４】以上のような工程を用いることで、容量絶
縁膜の特性劣化がなく、下部電極の表面積を大きくする
ことができ、かつ高アスペクト比Ｒｕドライエッチング
も不要のキャパシタの製造法方が実現できるのである。
縁膜の特性劣化がなく、下部電極の表面積を大きくする
ことができ、かつ高アスペクト比Ｒｕドライエッチング
も不要のキャパシタの製造法方が実現できるのである。
【００３５】なお、本実施形態では、密着層にＴｉＮを
用いたが、窒化タングステン（ＷＮｘ）を用いても同様
の効果が得られる。また、下部電極にＲｕを用いたが、
ＲｕＯ2、Ｉｒ、Ｐｔ、Ｒｈ、Ｏｓとその酸化物を用い
ても同様の効果が得られる。さらに、容量絶縁膜として
ＴａＯｘを用いたが、（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳ
Ｔ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ2（ＰＺＴ）、ＳｒＢｉ2Ｔ
ａ2Ｏ9（ＳＢＴ）、ＳｒＴｉＯ3（ＳＴＯ）を用いても
同様の効果が得られる。上部電極としてもＲｕを用いた
が、ＲｕＯ2、Ｉｒ、Ｐｔ、Ｒｈ、Ｏｓとその酸化物を
用いてもよい。
用いたが、窒化タングステン（ＷＮｘ）を用いても同様
の効果が得られる。また、下部電極にＲｕを用いたが、
ＲｕＯ2、Ｉｒ、Ｐｔ、Ｒｈ、Ｏｓとその酸化物を用い
ても同様の効果が得られる。さらに、容量絶縁膜として
ＴａＯｘを用いたが、（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳ
Ｔ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ2（ＰＺＴ）、ＳｒＢｉ2Ｔ
ａ2Ｏ9（ＳＢＴ）、ＳｒＴｉＯ3（ＳＴＯ）を用いても
同様の効果が得られる。上部電極としてもＲｕを用いた
が、ＲｕＯ2、Ｉｒ、Ｐｔ、Ｒｈ、Ｏｓとその酸化物を
用いてもよい。
【００３６】
【発明の効果】以上のように本発明は、酸素を引き抜く
効果をもつ密着層を下部電極で覆い、その下部電極上に
容量絶縁膜を形成することにより、密着層と容量絶縁膜
の接触を防ぎ、容量絶縁膜の特性劣化を防ぐものであ
る。
効果をもつ密着層を下部電極で覆い、その下部電極上に
容量絶縁膜を形成することにより、密着層と容量絶縁膜
の接触を防ぎ、容量絶縁膜の特性劣化を防ぐものであ
る。
【００３７】また、サイドウォール上にも容量絶縁膜を
形成することにより、下部電極面積を大きくすることが
でき、所望の容量を得ることが可能となる。
形成することにより、下部電極面積を大きくすることが
でき、所望の容量を得ることが可能となる。
【００３８】さらに、Ｒｕのようにエッチングのしにく
い材料であっても、Ｒｕをサイドウォールを用いること
により、ドライエッチング時の高いアスペクト比を回避
でき、微細加工性及びスループットが大きく向上するも
のである。
い材料であっても、Ｒｕをサイドウォールを用いること
により、ドライエッチング時の高いアスペクト比を回避
でき、微細加工性及びスループットが大きく向上するも
のである。
【図１】本発明の第１の実施形態における半導体装置
（キャパシタ）を示す構造断面図
（キャパシタ）を示す構造断面図
【図２】本発明の第２の実施形態における半導体装置
（キャパシタ）の製造方法を示す工程断面図
（キャパシタ）の製造方法を示す工程断面図
【図３】従来の技術における半導体装置を示す構造断面
図
図
【図４】従来の技術における半導体装置の製造方法を示
す工程断面図
す工程断面図
１ 半導体基板 ２ 層間絶縁膜 ３ コンタクトプラグ ４ ＴｉＮを用いた密着層 ５ Ｒｕを用いた下部電極 ６ Ｒｕサイドウォール ７ ＴａＯｘを用いた容量絶縁膜 ８ Ｒｕを用いた上部電極 １５ 第１のルテニウム膜 １６ 第２のルテニウム膜 ２１ シリコン酸化膜 ２２ シリコン酸化膜マスク ２３ レジストパターン ３４ ＴｉＮを用いた密着層 ３５ Ｒｕを用いた下部電極 ３７ 容量絶縁膜 ３８ Ｒｕを用いた上部電極 ４４ 窒化チタン ４５ ルテニウム膜 ４６ シリコン酸化膜 ４７ レジストパターン ４８ シリコン酸化膜マスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 重徳 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 森 義弘 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 久保田 正文 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F038 AC05 AC09 AC15 DF05 EZ15 5F083 AD24 GA27 JA06 JA14 JA15 JA38 JA39 JA40 JA43 JA56 MA06 MA17 PR03 PR09 PR21 PR22
Claims (3)
- 【請求項１】 基板上に形成されるキャパシタであっ
て、密着層と、前記密着層上に形成された厚みが２００
ｎｍ以下の第１の導電層と、前記密着層および前記第１
の導電層の側壁に形成され、前記第１の導電層の上に張
り出すクラウン形状に形成された第２の導電性膜と、前
記第１の導電性層および前記第２の導電性層上に形成さ
れた容量絶縁膜と、前記容量絶縁膜上に形成された第３
の導電性層とを備え、 前記密着層と前記絶縁膜が接しておらず、 前記密着層は、窒化チタン、窒化タングステンのうちの
一種であり、 前記第１、第２、第３の導電性膜は、ルテニウム、イリ
ジウム、白金、ロジウム、オスミウムとその酸化物のう
ちの少なくとも一種を含むものであり、 前記容量絶縁性膜は、酸化タンタル、ＢＳＴ、ＰＺＴ、
ＳＢＴ、ＳＴＯのうちの少なくとも一種を含む、半導体
装置。 - 【請求項２】 基板上に層間絶縁膜を形成する工程と、
前記絶縁膜上に酸素引き抜く効果をもつ密着層と厚みが
２００ｎｍ以下の第１の導電性膜を形成する工程と、前
記第１の導電性膜上に絶縁膜パターンを形成し、前記絶
縁膜パターンをマスクとして、前記密着層および前記第
１導電層をエッチングしパターン形成を行う行程と、前
記第１導電層上に第２の導電性膜を堆積し、エッチング
によりサイドウォール形状の前記第２導電層を形成する
工程と、前記絶縁膜パターンを除去する工程と、前記第
１導電層の上部および前記第２導電層の側面に容量絶縁
膜を形成する工程と、前記容量絶縁膜の上に第３の導電
性膜を形成する工程とを含み、 前記密着層と前記絶縁膜が接しておらず、 前記第１、第２、第３の導電性膜は、ルテニウム、イリ
ジウム、白金、ロジウム、オスミウムとその酸化物のう
ちの少なくとも一種を含むものである、半導体装置の製
造方法。 - 【請求項３】 容量絶縁性膜は、酸化タンタル、ＢＳ
Ｔ、ＰＺＴ、ＳＢＴ、ＳＴＯのうちの少なくとも一種を
含む、請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10354269A JP2000183305A (ja) | 1998-12-14 | 1998-12-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10354269A JP2000183305A (ja) | 1998-12-14 | 1998-12-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183305A true JP2000183305A (ja) | 2000-06-30 |
| JP2000183305A5 JP2000183305A5 (ja) | 2004-07-22 |
Family
ID=18436414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10354269A Pending JP2000183305A (ja) | 1998-12-14 | 1998-12-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183305A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686621B2 (en) | 2001-07-19 | 2004-02-03 | Renesas Technology Corp. | Semiconductor device |
-
1998
- 1998-12-14 JP JP10354269A patent/JP2000183305A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686621B2 (en) | 2001-07-19 | 2004-02-03 | Renesas Technology Corp. | Semiconductor device |
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