KR20030065280A - 반도체장치 및 그 제조방법 - Google Patents

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KR20030065280A
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오쿠다이라토모노리
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미쓰비시덴키 가부시키가이샤
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Abstract

화학적에칭에 의해 커패시터 하부 전극을 패터닝할 때에, 동일 기판 상, 또는 복수의 기판 사이에서의 온도분포에 기인하여 발생하는 불균일 에칭을 해소한다. C4F8등의 에칭가스를 사용하여, 실리콘산화막 24 및 22의 스퍼터에칭을 행한다. 이때, 실리콘질화막(21)은 거의 에칭되지 않기 때문에, 실리콘산화막 24 및 22에 대해 충분히 오버에칭으로 되는 조건에서 에칭을 행하면, 실리콘질화막(21)이 에칭스톱퍼로 되어, 백금막(23) 상의 실리콘산화막(24), 및 백금막(23)의 하부 이외의 실리콘산화막(22)이 완전히 제거되고, 백금막(23)의 하부에만 실리콘산화막(22)이 남아, 실리콘산화막(22)과 백금막(23)의 적층체가 실리콘질화막(21)의 표면에서 돌출된 형상이 된다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로, 특히, 커패시터를 갖는 반도체장치에 관한 것이다.
DRAM(dynamic random access memory) 등의 커패시터를 갖는 반도체장치는, 커패시터 구조의 개량만으로는 고집적화의 스케일링 규칙에 커패시터 용량이 대응할 수 없기 때문에, 커패시터 절연막을 구성하는 유전체로서, Ta205, (Ba,Sr)TiO3, Pb(Zr,Ti)03, Pb(La,Ti)03, SBT(SrBi2Ta209) 등의 고유전율의 재료를 사용하는 것이 검토되고 있다.
또한, 불휘발성 메모리에 있어서는 강유전체의 분극반전을 이용한 강유전체 메모리의 개발이 행해지고 있다.
커패시터 절연막을 상기한 것과 같은 고유전율의 재료로 구성하는 경우, 커패시터 전극으로서는, 일반적으로는 백금족 원소 또는 백금족 원소의 산화물을 주성분으로 한 재료로 구성한다.
백금족 원소는 일반적으로 화합물의 증기압이 낮기 때문에, 전극 성형에 있어서는, 에너지가 높은 이온을 사용하여 에칭하는, 소위 스퍼터 에칭이 사용되고 있다. 이 방법은 물리적 에칭으로, 마스크 재료와 피가공물의 선택비가 작고, 에칭단면이 테이퍼 형상을 나타내며, 미세가공이 곤란하다는 등의 문제를 갖고 있었다.
따라서, 웨이퍼 온도를 고온으로 유지하여, 반응성 화합물의 증기압을 상승시키는 것으로 화학적으로 에칭하는 수법을 더불어 사용하는 반응성 이온에칭 등의 기술이 검토되었다. 이 수법에서는, 전극 성형의 마스크 재료로서, 실리콘산화막, 실리콘질화막, 질화티타늄막 등의 내열성 재료, 소위 하드마스크를 사용한다.
이하, 반응성 이온에칭을 사용한 종래의 제조방법 수법에 관해, 제조공정을 순차적으로 나타낸 단면도인 도 15∼도 21을 사용하여 설명한다.
우선, 도 15에 나타낸 공정에서, 실리콘 기판(1)을 준비하고, 소자 사이를 전기적으로 분리하는 동시에 소자형성영역이 되는 활성영역을 규정하는 소자분리절연막(3)을 형성한다. 그리고, 소자분리절연막(3)으로 규정되는 활성영역 상에, M0S 트랜지스터의 게이트절연막(4) 및 게이트 전극(5)을 선택적으로 형성한다. 그리고, 게이트 전극(5)을 마스크로 하여, 실리콘 기판(1)의 주표면 내부에 소스·드레인층으로 되는 불순물 확산층(2)을 선택적으로 형성한다.
그후, MOS 트랜지스터를 완전히 덮도록 실리콘 기판(1) 상에 층간절연막(6)을 형성한다. 이때, 층간절연막(6) 내부에, 소정의 불순물 확산층(2)에 접속되는 콘택플러그(7)(비트선 콘택)와, 해당 콘택플러그(7)를 통해 소정의 불순물확산층(2)에 전기적으로 접속되는 비트선(8)을 형성한다.
그리고, 층간절연막(6) 상에 에칭스톱퍼로서 실리콘질화막(11)을 형성한 후, 층간절연막(6) 및 실리콘질화막(11)을 관통하여 소정의 불순물 확산층(2)에 접속되는 복수의 콘택플러그(10)(스토리지 노드 콘택)를 형성한다. 이때, 콘택플러그 7 및 10은 폴리실리콘 등의 도전체로 구성되어 있다.
다음에, 도 16에 나타낸 공정에서, 실리콘질화막(11) 상에 백금막(12) 및 실리콘산화막(13)을 순차 형성한다. 그후, 실리콘산화막(13) 상에, 커패시터 하부 전극(스토리지 노드)의 패턴에 대응하도록 패터닝된 레지스트 마스크 RM1를 형성한다.
다음에, 도 17에 나타낸 공정에서, 레지스트 마스크 RM1를 에칭마스크로 하여 실리콘산화막(13)을 패터닝한다. 이것이 하드마스크가 된다.
다음에, 도 18에 나타낸 공정에서, 이 하드마스크를 에칭마스크로 하여 백금막(12)을 패터닝하여, 커패시터 하부 전극을 형성한다. 그후, 커패시터 하부의 하층의 실리콘질화막(11)을 에칭스톱퍼로 하여, 하드마스크인 실리콘산화막(13)을 제거한다.
다음에, 도 19에 나타낸 공정에서, 커패시터 하부 전극인 백금막(12)을 피복하도록 커패시터 유전체막(14)을 형성하고, 커패시터 유전체막(14) 상에 도체막을 형성하여 커패시터 상부 전극(15)으로 한다. 이들 커패시터 하부 전극(12), 커패시터 유전체막(14) 및 커패시터 상부 전극(15)으로 커패시터 CP가 구성된다.
이때, 전술한 종래의 수법 이외에, 일본국 특개평 9-266200호 공보에는, 강유전체나 백금 전극의 미세가공의 용이한 실현을 목적으로 하여 이하의 제조기술이 개시되어 있다.
즉, 반도체 기판 상의 디바이스 절연막 상에 하층 백금막, 강유전체막 및 상층 백금막의 다층막을 형성하고, 해당 다층막 두께 위에, 다층막의 10분의 1 이하의 막두께의 티타늄막을 형성한다. 티타늄막을 포토레지스트막을 사용하여 패터닝한 후, 이 패터닝된 티타늄막을 에칭마스크로 하여, 다층막을 산소 농도 40%의 산소 및 염소의 혼합가스로 에칭한다. 그후, 티타늄막을 염소 가스로 에칭제거하는 공정이 개시되어 있다.
또한, 특개평 2000-183303호 공보에는, 루테늄 전극의 미세가공을 이방성이 우수하게 행하는 것을 목적으로 하여 이하의 제조기술이 개시되어 있다.
즉, 실리콘산화막 상에 실리콘질화막, 루테늄막 및 백금막의 다층막을 형성하고, 해당 다층막 상에 실리콘산화막을 형성한다. 최상부의 실리콘산화막을 포토레지스트막을 사용하여 패터닝한 후, 이 패터닝된 실리콘산화막을 에칭마스크로 하여, 백금막 및 루테늄막을 에칭한다. 마지막으로, 에칭마스크로서 사용된 실리콘산화막을, 루테늄 하층에 형성된 실리콘질화막을 에칭스톱퍼로 하여 제거하는 공정이 개시되어 있다.
여기서 문제가 되는 것이, 백금족 원소로 구성되는 커패시터 하부 전극의 패터닝공정이다. 앞서 설명한 바와 같이, 백금족 원소의 에칭에 있어서는 화학적에칭이 기여하지만, 백금족 원소의 에칭 특성은 온도의존성이 커서, 웨이퍼 상에서의 온도분포나, 동시에 처리를 받는 복수의 웨이퍼 사이에서의 온도분포에 기인하여, 웨이퍼면 상에서, 또는 복수의 웨이퍼 사이에서 에칭속도(에칭레이트)가 균일하게 되지 않는다고 하는 문제가 생긴다.
예를 들면, 커패시터 하부 전극의 패터닝의 에칭조건으로서, 에칭가스로서 염소 가스 및 아르곤 가스를 사용하고, 각각의 유량을 120 sccm 및 30 sccm으로 하며, 반응실 내의 압력을 20X0.1333 Pa(20 mTorr)로 한 경우의 백금(Pt), 실리콘질화막(SiN) 및 실리콘산화막(Si02)의 에칭레이트의 온도의존성을 도 20에 나타낸다.
도 20에 있어서, 횡축에 웨이퍼 온도(℃)를, 종축에 에칭레이트(nm/min)를 나타내고 있고, 도면에서 알 수 있는 바와 같이 백금의 에칭레이트의 온도의존성이 매우 큰 것을 알 수 있다.
이것은 백금막의 에칭레이트가, 웨이퍼면 상에서, 또는 복수의 웨이퍼 사이에서의 온도분포의 영향을 강하게 받는 것을 나타내고 있다.
여기서, 전술한 제조공정에 있어서, 웨이퍼의 설정온도를 370℃로 하고, 실리콘질화막(11) 상의 두께 200 nm의 백금막(12)을 패터닝하는 경우를 상정한다. 이때, 실리콘 기판(1)의 주표면 상에 있어서는, 최저 온도영역 360℃, 최고 온도영역380℃가 되는 온도분포가 생겨, 실리콘 기판(1)의 주표면 상에서 20℃의 온도차가 있는 것으로 한다.
최저 온도영역(360℃)에서의 오버에칭량을 10%로 한 경우, 백금막(12)의 에칭시간을 도 20의 특성으로부터 구하면, 3분 40초가 된다. 이때의 하지의 실리콘질화막(11)의 에칭량은 37 nm가 된다.
한편, 최고 온도영역(380℃)에서의 백금막(12)의 에칭시간을 도 20의 특성으로부터 구하면, 약 2분 20초에서 에칭이 종료하기 때문에, 1분 20초 사이는 하지의 실리콘질화막(11)이 에칭되고, 그것의 에칭량은 142 nm나 된다.
여기서, 전술한 온도분포가 있는 경우의 백금막(12)의 에칭 상태를, 도 21에 모식적으로 나타낸다. 이때, 도 21은, 도 18을 사용하여 설명한 공정을 나타내고 있지만, 간략화를 위해, MOS 트랜지스터의 구조 등에 관해서는 기재를 생략하고 있다.
도 21에 나타낸 바와 같이, 실리콘질화막(11)의 돌출부를 포함한 백금막(12)의 높이가, 동일한 기판 상에서, 237 nm에서 342 nm까지 변화하기 때문에, 애스펙트비가 장소에 의해서 달라, 나중에 형성되는 커패시터 유전체막에 의한 균일한 두께로의 피복이 곤란하게 된다.
도 22에는, 커패시터 유전체막(14) 및 커패시터 상부 전극(15)을 형성한 상태를 나타낸다.
도 22에 나타낸 바와 같이, 실리콘질화막(11)의 에칭량에 차이가 생기는 것으로, 동일한 기판 상에서 실리콘질화막(11)의 두께에 분포가 생긴다. 이 때문에 커패시터 상부 전극(15)과 층간절연막(6) 중에 존재하는 배선층, 예를 들면 비트선(8)의 사이의 기생용량 PC에도 차이가 생겨, 용량 설계가 곤란하게 된다.
본 발명은, 상기한 것 같은 문제점을 해소하기 위해서 이루어진 것으로, 화학적에칭에 의해 커패시터 하부 전극을 패터닝할 때에, 동일 기판 상, 또는 복수의기판 사이에서의 온도분포에 기인하여 발생하는 불균일 에칭을 해소하는 것을 목적으로 한다.
도 1은 본 발명에 관한 실시예의 반도체장치의 구성을 설명하는 단면도이다.
도 2는 본 발명에 관한 실시예의 반도체장치의 제조공정을 설명하는 단면도이다.
도 3은 본 발명에 관한 실시예의 반도체장치의 제조공정을 설명하는 단면도이다.
도 4는 본 발명에 관한 실시예의 반도체장치의 제조공정을 설명하는 단면도이다.
도 5는 본 발명에 관한 실시예의 반도체장치의 제조공정을 설명하는 단면도이다.
도 6은 본 발명에 관한 실시예의 반도체장치의 제조공정을 설명하는 단면도이다.
도 7은 본 발명에 관한 실시예의 변형예의 제조공정을 설명하는 단면도이다.
도 8은 본 발명에 관한 실시예의 변형예의 제조공정을 설명하는 단면도이다.
도 9는 본 발명에 관한 실시예의 변형예의 제조공정을 설명하는 단면도이다.
도 10은 본 발명에 관한 실시예의 변형예의 제조공정을 설명하는 단면도이다.
도 11은 본 발명에 관한 실시예의 변형예의 제조공정을 설명하는 단면도이다.
도 12는 본 발명에 관한 실시예의 변형예의 제조공정을 설명하는 단면도이다.
도 13은 본 발명에 관한 실시예의 변형예의 제조공정을 설명하는 단면도이다.
도 14는 본 발명에 관한 실시예의 변형예의 제조공정을 설명하는 단면도이다.
도 15는 종래의 반도체장치의 제조공정을 설명하는 단면도이다.
도 16은 종래의 반도체장치의 제조공정을 설명하는 단면도이다.
도 17은 종래의 반도체장치의 제조공정을 설명하는 단면도이다.
도 18은 종래의 반도체장치의 제조공정을 설명하는 단면도이다.
도 19는 종래의 반도체장치의 제조공정을 설명하는 단면도이다.
도 20은 백금, 실리콘질화막 및 실리콘산화막의 에칭레이트의 온도의존성을 나타낸 도면이다.
도 21은 종래의 반도체장치의 제조방법의 문제점을 설명하는 도면이다.
도 22는 종래의 반도체장치의 제조방법의 문제점을 설명하는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
6: 층간절연막14: 커패시터 유전체막
15: 커패시터 상부 전극21: 실리콘질화막
22: 실리콘산화막23: 백금막(커패시터 하부 전극)
31: 질화티타늄막41: BST 막
본 발명의 일면에 관한 반도체장치의 제조방법은, 하지층의 위에 선택적으로 형성된 하부 전극과, 해당 하부 전극을 덮는 유전체막과, 해당 유전체막을 사이에 끼워 상기 하부 전극에 대향하여 배치된 상부 전극을 갖는 커패시터를 구비한 반도체장치의 제조방법에 있어서, 상기 하지층으로서, 층간절연막 상에, 서로 재질이 다른 제 1 및 제 2 에칭스톱퍼막을 순차적으로 형성하는 공정(a)과, 상기 제 2 에칭스톱퍼막 상에, 상기 하부 전극이 되는 도전체막을 형성하는 공정(b)과, 상기 도전체막 상에, 상기 하부 전극의 평면 패턴에 대응하는 패턴을 갖는 하드마스크를 형성하는 공정(c)과, 상기 하드마스크를 에칭마스크로 하고, 상기 제 2 에칭스톱퍼막을 에칭스톱퍼로 하여, 적어도 상기 도전체막을 패터닝하여 상기 하부 전극을 형성하는 공정(d)과, 상기 제 1 에칭스톱퍼막을 에칭스톱퍼로 하여, 적어도 상기 하부 전극의 하부 이외의 상기 제 2 에칭스톱퍼막을 완전히 제거하는 공정(e)과, 상기 하부 전극 및, 그것의 하부에 남은 상기 제 2 에칭스톱퍼막을 피복하도록 상기 유전체막 및 상기 상부 전극을 형성하는 공정(f)을 구비하고 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 공정 (b)가, 상기 도전체막을, 백금족 원소, 또는 백금족 원소를 포함한 산화물을 주성분으로 하여 형성하는 공정을 포함하고 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 공정 (a)가, 상기 제 1 에칭스톱퍼막을 실리콘질화막으로 형성하고, 상기 제 2 에칭스톱퍼막을 실리콘산화막으로 형성하는 공정을 포함하고 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 공정 (c)가. 상기 하드마스크를 실리콘산화막으로 형성하는 공정을 포함하고, 상기 공정 (e)가, 상기 하드마스크도 더불어 제거하는 공정을 포함하고 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 공정 (c)에 앞서서, 상기 도전체막 상에, 상기 제 2 에칭스톱퍼막에 대한 에칭선택비가 작은 희생막을 형성하는 공정과, 상기 공정 (f)에 앞서서, 상기 하부 전극 상에 남은 상기 희생막을 제거하는 공정을 더 구비하며, 상기 공정 (d)는, 상기 하드마스크를 에칭마스크로 하여, 상기 희생막도 패터닝하는 공정을 포함하고 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 희생막이, Ti, TiN, TiSiN, AlN, TiAlN, BST(barium strontium titanate), ST(SrTiO3), BT(BaTiO3), PZT(lead zirconate titanate), PLZT(La 첨가 PZT), PT(PbTiO3) 및 PZ(PbZrO3)에서 선택되는 어느 하나이다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 희생막을 제거하는 공정이, 상기 희생막이 Ti, TiN, TiSiN, AlN 및 TiAlN에서 선택되는 어느 하나인 경우에는, 반응성 이온에칭에 의해 상기 희생막을 제거하는 공정을 포함하고, 이온에 의한 스퍼터링의 기여가 낮은 상태에서 에칭이 진행하는 조건을 선택하는 것이다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 희생막을 제거하는 공정이, 상기 희생막이 BST, ST, BT, PZT, PLZT, PT 및 PZ에서 선택되는 어느 하나인 경우에는, 웨트에칭에 의해 상기 희생막을 제거하는 공정을 포함하고 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 공정 (c)가, 상기 하드마스크를 금속산화물로 형성하는 공정을 포함하고, 상기 공정 (f)에 앞서서, 상기 하부 전극 상에 남은 상기 금속산화물을 제거하는 공정을 더 구비하고 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 금속산화물이 유전체이다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법은, 상기 유전체가, BST, ST, BT, PZT, PLZT, PT 및 PZ에서 선택되는 어느 하나이다.
본 발명의 일면에 관한 반도체장치는, 하지층 위에 선택적으로 배치된 하부 전극과, 해당 하부 전극을 덮는 유전체막과, 해당 유전체막을 사이에 끼워 상기 하부 전극에 대향하여 배치된 상부 전극을 갖는 커패시터를 구비한 반도체장치에 있어서, 상기 하지층이, 층간절연막과, 상기 층간절연막 상에 전체면에 걸쳐 배치된 제 1 에칭스톱퍼막과, 상기 제 1 에칭스톱퍼막 상에, 상기 하부 전극의 평면 패턴에 대응하는 패턴을 갖고 배치된 제 2 에칭스톱퍼막을 갖고, 상기 하부 전극이, 제 2 에칭스톱퍼막 상에 배치되며, 상기 유전체막 및 상기 상부 전극이, 상기 하부 전극 및, 그것의 하부의 상기 제 2 에칭스톱퍼막을 피복하도록 배치되어 있다.
본 발명의 또 다른 일면에 관한 반도체장치는, 상기 하부 전극이, 백금족 원소, 또는 백금족 원소를 포함한 산화물을 주성분으로 하여 구성되어 있다.
본 발명의 또 다른 일면에 관한 반도체장치는, 상기 제 1 에칭스톱퍼막이, 실리콘질화막으로 구성되고, 상기 제 2 에칭스톱퍼막이, 실리콘산화막으로 구성된다.
(발명의 실시예)
<A. 장치 구성>
본 발명에 관한 실시예로서, 도 1에 반도체장치(100)의 단면 구성을 나타낸다. 도 1에 나타낸 바와 같이, 실리콘 기판(1) 상에는 층간절연막(6)이 배치되고, 실리콘 기판(1)의 표면 내부에는, MOS 트랜지스터의 소스·드레인층이 되는 불순물 확산층(2)이 선택적으로 복수 배치되며, 또한 MOS 트랜지스터 사이를 전기적으로 분리하는 동시에 불순물 확산층(2)을 포함하는 활성영역을 규정하는 소자분리절연막(3)이 선택적으로 복수 배치되어 있다.
또한, 층간절연막(6) 내부에는, 인접하는 불순물 확산층(2) 사이의 실리콘 기판(1) 상에 대응하여 MOS 트랜지스터의 게이트 전극(5)이 배치되어 있다. 이때, 게이트 전극(5)과 실리콘 기판(1) 사이에는 게이트절연막(4)이 배치되어 있다.
또한, 층간절연막(6) 상에는, 제 1 에칭스톱퍼로서 두께 20 nm 정도의 실리콘질화막(21)이 배치되고, 실리콘질화막(21) 상에는 선택적으로 두께 100 nm 정도의 실리콘산화막(22)이 배치되어 있다. 이 실리콘산화막(22)은, 제조공정에서는 제 2 에칭스톱퍼로서 기능한다.
그리고, 실리콘산화막(22), 실리콘질화막(21) 및 층간절연막(6)을 관통하여 소정의 불순물 확산층(2)에 이르는 복수의 콘택플러그(10)(스토리지 노드 콘택)가 배치되어 있다.
또한, 층간절연막(6) 내부에는 비트선(8)이 선택적으로 배치되고, 해당 비트선(8)은 콘택플러그(7)(비트선 콘택)를 개재하여 소정의 불순물 확산층(2)에 접속되어 있다. 이때, 콘택플러그 7 및 10은 질화티타늄이나 폴리실리콘 등의 도전체로 구성되어 있다.
실리콘산화막(22) 상에는 커패시터 하부 전극인 백금막(23)이 배치되어 있고, 실리콘산화막(22)의 평면 패턴은 백금막(23)의 평면 패턴에 합치하고 있다.
그리고, 실리콘산화막(22) 및 백금막(23)을 피복하도록 커패시터 유전체막(14)이 배치되고, 그 위에는 커패시터 상부 전극(15)이 배치되어, 커패시터 CP1이 구성되어 있다.
이러한 구성의 반도체장치(100)에서는, 실리콘질화막(21)의 존재에 의해, 커패시터 하부 전극의 하층의 절연막의 에칭 두께가, 실리콘산화막(22)의 두께로 균일하게 규정되기 때문에, 백금막(23)의 패터닝에 있어서, 불균일 에칭이 생기는 것이 방지된다.
<B. 제조방법>
이하, 반도체장치(100)의 제조공정을 순차적으로 나타낸 단면도인 도 2∼도 6을 사용하여, 상기 효과에 관해서 더 설명한다.
우선, 도 2에 나타낸 공정에서, 실리콘 기판(1)을 준비하고, 소자 사이를 전기적으로 분리하는 동시에 소자형성영역이 되는 활성영역을 규정하는 소자분리절연막(3)을 형성한다. 그리고, 소자분리절연막(3)으로 규정되는 활성영역 상에, MOS 트랜지스터의 게이트절연막(4) 및 게이트 전극(5)을 선택적으로 형성한다. 그리고, 게이트 전극(5)을 마스크로 하여, 실리콘 기판(1)의 주표면 내부에 소스·드레인층이 되는 불순물 확산층(2)을 선택적으로 형성한다.
그후, MOS 트랜지스터를 완전히 덮도록 실리콘 기판(1) 상에 층간절연막(6)을 형성한다. 이때, 층간절연막(6) 내부에, 소정의 불순물 확산층(2)에 접속되는 콘택플러그(7)(비트선 콘택)와, 해당 콘택플러그(7)를 개재하여 소정의 불순물 확산층(2)에 전기적으로 접속되는 비트선(8)을 형성한다.
그리고, 층간절연막(6) 상에 제 1 에칭스톱퍼로서 두께 20 nm 정도의 실리콘질화막(21)을 형성한 후, 실리콘질화막(21) 상에 제 2 에칭스톱퍼로서 두께 100 nm 정도의 실리콘산화막(22)을, 모두 감압 CVD법 등으로 형성한다.
이때, 실리콘질화막(21) 대신에, BST(barium strontium titanate), ST(SrTiO3), BT(BaTiO3), PZT(lead zirconate titanate), PLZT(La 첨가 PZT), PT(PbTi03) 및 PZ(PbZrO3) 등의 유전체막을 스퍼터링법으로 형성하여도 된다.
그리고, 실리콘산화막(22), 실리콘질화막(21) 및 층간절연막(6)을 관통하여소정의 불순물 확산층(2)에 이르는 콘택홀을 형성한 후, 질화티타늄 등의 도전체층을 실리콘산화막(22)에 형성하여, 해당 도전체층을 콘택홀 내부에 충전한다. 그후, 실리콘산화막(22)의 도전체층을 CMP(chemical mechanical polishing)법 등으로 평탄화함으로써, 소정의 불순물 확산층(2)에 전기적으로 접속되는 복수의 콘택플러그(10)를 형성한다.
다음에, 도 3에 나타낸 공정에서, 실리콘산화(22) 상에 두께 200 nm 정도의 백금막(23)을, 예를 들면 스퍼터링법에 의해 형성하고, 백금막(23) 위에 하드마스크가 되는 두께 400 nm 정도의 실리콘산화막(24)을, 예를 들면 플라즈마 CVD법에 의해 형성한다. 여기서, 도 3∼도 6에 있어서는, 간략화를 위해, MOS 트랜지스터의 구조 등에 관해서는 기재를 생략하고 있다.
이때, 백금막(23)은 실리콘산화막(22)과의 밀착력이 약하기 때문에, 백금막(23)의 하부 주면과 실리콘산화막(22)의 사이, 및 백금막(23)의 상부 주면과 실리콘산화막(24)의 사이에, 티타늄막 또는 질화티타늄(TiN)막 등의 얇은 층(밀착층) AD1 및 AD2을 형성함으로써, 밀착력을 높이도록 하여도 된다.
밀착층 AD 1및 AD2의 두께는 1∼20 nm(10∼200Å)이며, 티타늄막 및 질화티타늄막 대신에, 탄탈륨(Ta), 코발트(Co) 등의 금속막, 및 이들의 질화물막, 황화질화물막을 형성하여도 된다.
다음에, 도 4에 나타낸 공정에서, 실리콘산화막(24) 상에, 커패시터 하부 전극의 패턴에 대응하도록 패터닝된 레지스트 마스크 RM11를 형성하고, 레지스트 마스크 RM11를 에칭마스크로 하여 실리콘산화막(24)을 에칭에 의해 패터닝한다. 이에칭에 있어서는, 백금막(23)이 에칭스톱퍼로 된다.
다음에, 도 5에 나타낸 공정에서, 실리콘산화막(24) 상에 남은 레지스트 마스크 RM11를, 예를 들면 산소 플라즈마 처리 등으로 제거한 후, 실리콘산화막(24)을 하드마스크로 하여 백금막(23)을 드라이에칭에 의해 패터닝한다. 이 에칭조건은, 예를 들면 370℃의 온도조건하에서, 염소 가스 및 아르곤 가스를 사용하여, 각각의 유량을 120 sccm 및 30 sccm으로 하고, 반응실 내의 압력을 20X0.1333 Pa(20 mTorr) 정도로 한다.
또한, 이 에칭에 있어서는, 고주파(RF) 방전에 의해 염소 가스 및 아르곤 가스를 여기시켜 발생하는 플라즈마를 사용한 반응성 이온에칭장치를 사용하고, 플라즈마의 생성에 사용되는 RF 파워(소스 파워)를 1 kW, 플라즈마로부터 웨이퍼에 입사하는 이온의 에너지를 조정하기 위해서 웨이퍼에 가해지는 바이어스 파워를 300 W로 한다.
이 경우, 종래예에서 설명한 바와 같이, 실리콘 기판(1)의 주표면 상에 있어 서는, 최저 온도영역 360℃, 최고 온도영역 380℃가 되는 온도분포가 생겨, 실리콘 기판(1)의 주표면 상에서 20℃의 온도차가 생긴다.
그리고, 최저 온도영역(360℃)에서의 오버에칭량을 10%로 한 경우, 백금막(23)의 에칭시간을 도 20의 특성으로부터 구하면, 3분 40초가 된다. 이때의 실리콘산화막(22)의 에칭량은 25 nm가 된다.
한편, 최고 온도영역(380℃)에서의 백금막(23)의 에칭시간을 도 20의 특성으로부터 구하면, 약 2분 20초에서 에칭이 종료하기 때문에, 1분 20초 사이에는 실리콘산화막(22)이 에칭되어, 그 에칭량은 98 nm가 된다. 따라서, 이 상태에서는, 실리콘산화막(22)의 돌출부를 포함시킨 백금막(23)의 높이는, 동일한 기판 상에서, 225 nm에서 298 nm까지 변화하고 있다.
또한, 하드마스크인 실리콘산화막(24)은, 당초의 두께가 400 nm 정도이기 때문에, 3분 40초의 에칭에서는, 최대로 130 nm 정도는 남게 된다. 이때, 실리콘산화막(24)의 상부는, 스퍼터에칭에 의해 깎여 단면형상이 삼각형으로 되어 있다.
다음에, 도 6에 나타낸 공정에서, 예를 들면 C4F8등의 에칭가스를 사용하여, 실리콘산화막 24 및 22의 스퍼터에칭을 행한다. 이때, 실리콘질화막(21)은 거의 에칭되지 않기 때문에, 실리콘산화막 24및 22에 대해 충분히 오버에칭이 되는 조건에서 에칭을 행하면, 실리콘질화막(21)이 에칭스톱퍼가 되어, 백금막(23) 상의 실리콘산화막(24) 및 백금막(23)의 하부 이외의 실리콘산화막(22)이 완전히 제거되고, 백금막(23)의 하부에만 실리콘산화막(22)이 남아, 실리콘산화막(22)과 백금막(23)의 적층체가 실리콘질화막(21)의 표면에서 돌출된 형상이 된다.
이 결과, 기판 상에 온도분포가 존재하는 경우에 있어서도, 커패시터 하부 전극의 하층의 절연막의 에칭두께가, 실리콘산화막(22)의 두께로 균일하게 규정되게 된다. 이것은, 복수의 기판 사이에서 온도분포가 존재하는 경우에 있어서도 마찬가지이다.
이때, 상기 실리콘산화막의 에칭에 의해 백금막(23)과 실리콘산화막 24 사이의 밀착층 AD2는 제거되지만, 실리콘산화막 22과 백금막(23) 사이의 밀착층 AD1은 남는다.
또한, 전술한 실리콘산화막(22)의 막두께는 일례로서, 웨이퍼 온도, 온도분포 등에 의해 최적 막두께를 바꾸도록 하면 되지만, 일반적으로 웨이퍼 온도가 고온이 될수록, 또한 온도분포가 작아질수록 실리콘산화막 22의 막두께를 얇게 할 수 있다.
<C. 작용효과>
이상 설명한 바와 같이, 본 발명에 관한 실시예의 반도체장치의 제조방법에 따르면, 화학적에칭에 의해 커패시터 하부 전극을 패터닝할 때에, 동일 기판 상, 또는 복수의 기판 사이에서의 온도분포에 기인하여 발생하는 불균일 에칭을 해소할 수 있어, 커패시터 하부 전극 상에 형성되는 커패시터 유전체막에 의한 균일한 두께로의 피복을 가능하게 할 수 있다.
또한, 커패시터 하부 전극의 하층의 절연막 중에 형성되는 배선층, 예를 들면 비트선과 커패시터 상부 전극 사이의 기생용량도 균일하게 할 수 있어, 용량설계가 용이하게 된다.
<D. 변형예 1>
이상 설명한 본 발명에 관한 실시예에 있어서는, 도 6을 사용하여, 백금막(23) 상의 실리콘산화막(24) 및 백금막(23)의 하부 이외의 실리콘산화막(22)을 에칭에 의해 제거하는 공정을 나타내었지만, 이 스퍼터에칭에 의해 백금막(23)의 상부 단부 모서리부도 약간 제거되어, 곡률을 갖고 둥그런 형상이 될 가능성이있다. 이 경우, 상부 단부 모서리부가 둥그렇게 되는 것으로 커패시터 하부 전극의 표면적이 변화하게 된다. 그리고, 상부 단부 모서리부의 곡률을 제어하는 것은 곤란하기 때문에, 복수의 커패시터 하부 전극의 표면적을 균일하게 하기 위해서는, 백금막(23)의 상부 단부 모서리부의 에칭을 방지하는 것이 바람직하다.
이하, 도 7∼도 10을 사용하여 백금막(23)의 상부 단부 모서리부의 에칭을 방지하는 제조방법에 관해서 설명한다. 이때, 도 7∼도 10에 있어서는, 간략화를 위해, MOS 트랜지스터의 구조 등에 관해서는 기재를 생략하고 있다.
우선, 도 2를 사용하여 설명한 공정을 거쳐, 실리콘산화막(2) 상에 두께 200nm 정도의 백금막(23)을, 예를 들면 스퍼터링법에 의해 형성한다. 이때, 백금막(23)의 하부 주면과 실리콘산화막(22) 사이에 얇은 밀착층 AD1을 형성하더라도 좋은 것은 말할 필요도 없다.
그후, 도 7에 나타낸 공정에서, 백금막(23) 위에 희생막으로서, 두께 20nm 정도의 질화티타늄(TiN)막(31)을, 예를 들면 스퍼터링법에 의해 형성한다. 이때, 희생막은 TiN에 한하지 않고 TiSiN, AlN, TiAlN 등의 재료, 그 밖의 Ti 또는 Al을 주성분으로 한 막, 및 BST 등의 유전체막 등이라도 되며, 실리콘산화막에 대한 에칭선택비가 작은 것을 사용하면 된다. 또한, 두께도 20 nm에 한정되는 것이 아니라, 실리콘산화막에 대한 에칭선택비 등을 고려하고 결정하면 된다.
그후, 백금막(23) 위에 하드마스크가 되는 두께 400 nm 정도의 실리콘산화막(24)을, 예를 들면 플라즈마 CVD법에 의해 형성한다.
그후, 실리콘산화막(24) 상에, 커패시터 하부 전극의 패턴에 대응하도록 패터닝된 레지스트 마스크(도시하지 않음)를 형성하고, 해당 레지스트 마스크를 에칭마스크로 하여 실리콘산화막(24)을 에칭에 의해 패터닝한다. 이 에칭에 있어서는, 백금막(23)이 에칭스톱퍼로 된다.
다음에, 도 8에 나타낸 공정에서, 실리콘산화막(24) 상에 남은 레지스트 마스크를, 예를 들면 산소 플라즈마 처리 등으로 제거한 후, 실리콘산화막(24)을 하드마스크로 하여 질화티타늄막(31) 및 백금막(23)을 드라이에칭에 의해 패터닝한다. 이때의 에칭조건은, 실시예에 있어서 도 5를 사용하여 설명한 공정과 동일하다.
이 에칭에 의해, 하드마스크인 실리콘산화막(24)의 상부는, 스퍼터 에칭에 의해 깎여 단면 형상이 삼각형이 된다.
다음에, 도 9에 나타낸 공정에서, 예를 들면 C4F8등의 에칭가스를 사용하여, 실리콘질화막(21)을 에칭스톱퍼로 하여 실리콘산화막 24 및 22의 스퍼터에칭을 행하여, 백금막(23) 상의 실리콘산화막(24) 및 백금막(23)의 하부 이외의 실리콘산화막(22)을 완전히 제거한다.
이때, 질화티타늄막(31)의 단부 모서리부는 스퍼터에칭에 의해 둥그렇게 되지만, 질화티타늄막(31)의 두께를 20 nm 정도로 하는 것으로, 완전히 제거되지 않고, 백금막(23)의 상부 단부 모서리부까지 스퍼터 에칭이 미치는 것이 방지된다.
이때, 실시예에 있어서는, 백금막(23)의 상부 주면과 실리콘산화막(22) 사이에 얇은 질화티타늄막을 형성하여 밀착층 AD2로 하는 구성을 나타내었지만, 이 밀착층 AD2가 두꺼우면, 질화티타늄막(31)과 같이 백금막(23)의 보호막으로서도 기능하는 것은 말할 필요도 없다.
다음에, 도 10에 나타낸 공정에서, 질화티타늄막(31)을 스퍼터에칭에 의해 제거한다. 이 에칭조건은, 예를 들면, 염소 가스를 사용하여, 소스 파워를 500∼2000 W, 바이어스 파워를 20∼50 W의 저 바이어스 조건으로 하는 것으로, 스퍼터링의 기여가 낮은 상태에서 반응성에칭이 진행하여, 질화티타늄막(31)은 제거되지만, 그것의 하층의 백금막(23)에는 스퍼터에칭이 미치지 않도록 할 수 있다.
이때, 희생막으로서 TiSiN, AlN, TiAlN, 그 밖의 Ti 또는 Al을 주성분으로 한 막을 사용한 경우에도 동일한 수법으로 백금막(23)의 상부 단부 모서리부가 둥글게 되는 것을 억제할 수 있다. 또한, 희생막으로서, BST, ST, BT, PZT, PLZT, PT 및 PZ 등의 유전체막을 사용한 경우에는, 예를 들면 초산 용액을 사용한 웨트에칭을 행하는 것으로, 백금막(23)이나 그것의 하지층을 손상하는 일 없이 희생층을 제거할 수 있다.
이상에서 설명한 것과 같이, 백금막(23) 상에 희생막(31)을 형성하여, 하드마스크의 제거에 있어서의 백금막(23)의 보호막으로 하는 것으로, 백금막(23)의 상부 단부 모서리부가 둥그렇게 되는 것을 억제할 수 있다.
또한, 희생막(31)의 제거에 있어서는 스퍼터에칭을 저 바이어스 조건에서 행하거나, 또는 웨트에칭을 행하는 것으로, 백금막(23)의 상부 단부 모서리부가 둥그렇게 되는 것을 억제할 수 있다.
<E. 변형예 2>
백금막(23)의 상부 단부 모서리부가 둥그렇게 되는 것을 방지하기 위해서는, 하드마스크의 제거를 웨트에칭에 의해 행하는 것도 효과적이다.
이하, 도 11∼도 14를 사용하여 백금막(23)의 상부 단부 모서리부의 에칭을 방지하는 제조방법에 관해 설명한다. 이때, 도 11∼도 14에 있어서는, 간략화를 위해, MOS 트랜지스터의 구조 등에 관해서는 기재를 생략하고 있다.
우선, 도 2를 사용하여 설명한 공정을 거쳐, 실리콘산화막(22) 상에 두께 200 nm 정도의 백금막(23)을, 예를 들면 스퍼터링법에 의해 형성한다.
그후, 도 11에 나타낸 공정에서, 백금막(23) 상에 하드마스크로서 두께 70 nm의 BST 막(41)을 예를 들면 스퍼터링법에 의해 형성한다. 이때, 백금막(23)의 하부 주면과 실리콘산화막(22) 사이 및 백금막(23)의 상부 주면과 BST 막(41) 사이에 얇은 밀착층 AD1 및 AD2를 형성하여도 되는 것은 말할 필요도 없다.
그후, BST 막(41) 상에, 커패시터 하부 전극의 패턴에 대응하도록 패터닝된 레지스트 마스크(도시하지 않음)를 형성하고, 해당 레지스트 마스크를 에칭마스크로 하여 BST 막(41)을 에칭에 의해 패터닝한다. 이 에칭에 있어서는, 백금막(23)이 에칭스톱퍼가 된다.
다음에, 도 12에 나타낸 공정에서, BST 막(41) 상에 남은 레지스트 마스크를, 예를 들면 산소 플라즈마 처리 등으로 제거한 후, BST 막(41)을 하드마스크로 하여 백금막(23)을 드라이에칭에 의해 패터닝한다. 이때의 에칭조건은, 실시예에 있어서 도 5를 사용하여 설명한 공정과 동일하다.
이 에칭에 있어서는, 백금막(23)의 BST 막(41)에 대한 선택비는 5∼7로 크고, BST 막(41)은 30 nm 정도밖에 에칭되지 않는다.
다음에, 도 13에 나타낸 공정에서, 예를 들면 C4F8등의 에칭가스를 사용하여, 실리콘질화막(21)을 에칭스톱퍼로 하여 실리콘산화막(22)의 스퍼터에칭을 행하여, 백금막(23)의 하부 이외의 실리콘산화막(22)을 완전히 제거한다.
이 에칭에 있어서는, 실리콘산화막(22)의 BST 막(41)에 대한 선택비는 4∼5로서, BST 막(41)은 20 nm 정도밖에 에칭되지 않아, 백금막(23) 상에는 20 nm 정도의 BST 막(41)이 남는다.
그후, 도 14에 나타낸 공정에서, 예를 들면 초산 용액을 사용한 웨트에칭에 의해, 백금막(23) 상에 남은 BST 막(41)을 제거한다.
이와 같이, 하드마스크로서 BST 막(41)을 사용하는 것으로, 백금막(23)의 하드마스크에 대한 선택비가 커져, 백금막(23)의 패터닝에 있어서, 커패시터 하부 전극으로서 남겨야 하는 백금막(23)의 상부 단부 모서리부가 둥그렇게 되는 것을 억제할 수 있는 동시에, 초산 용액을 사용한 웨트에칭에 의해 BST 막(41)을 제거함으로써, 백금막(23)이나 그것의 하지층을 손상하는 일 없이 BST 막(41)을 완전히 제거할 수 있다.
이때, BST 막(41)의 제거에는, 초산에 한하지 않고 불산, 염산의 혼합액을 사용한 웨트에칭도 유효하다.
또한, 하드마스크로서는 BST에 한정되지 않고, PZT 등의 유전체나, 그 밖의 금속 산화물, 예를 들면, TiO2, ZrO2, SrTiO3, BaTi03등도 유효하며, 하드마스크의재질에 맞추어 에칭액을 선택하면 된다.
이때, BST는, 커패시터 유전체막(14)으로서 사용할 수 있기 때문에, BST 막 등의 고유전율의 절연막을 하드마스크로서 사용하는 경우에는, 제거하지 않고 남기는 경우도 있다.
본 발명의 일면에 관한 반도체장치의 제조방법에 따르면, 제 2 에칭스톱퍼막을 에칭스톱퍼로 하여, 적어도 도전체막을 패터닝하여 하부 전극을 형성하고, 제 1 에칭스톱퍼막을 에칭스톱퍼로 하여, 적어도 하부 전극의 하부 이외의 제 2 에칭스톱퍼막을 완전히 제거하기 때문에, 도전체막의 패터닝을 화학적에칭에 의해 행하는 경우에, 동일 기판 상, 또는 복수의 기판 사이에 온도분포가 생기더라도, 하부 전극의 하부의 제 2 에칭스톱퍼막의 에칭 두께는, 제 2 에칭스톱퍼막의 두께로 균일하게 규정되게 된다. 이 때문에, 온도분포에 기인하여 발생하는 하지층의 불균일 에칭을 해소할 수 있어, 하부 전극 상에 피복되는 유전체막을 균일한 두께로 할 수 있다. 또한, 층간절연막 내부에 배선층이 형성되는 경우, 배선층과 상부 전극 사이의 기생용량도 균일하게 되어, 용량 설계가 용이하게 된다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 도전체막을, 백금족 원소, 또는 백금족 원소를 포함한 산화물을 주성분으로서 형성하기 때문에, 커패시터의 유전체막을 고유전율의 재료로 구성하는 경우에 적합하다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 에칭레이트가 서로 다른 제 1 및 제 2 에칭스톱퍼막을 용이하게 얻을 수 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 하드마스크를 실리콘산화막으로 형성하고, 제 2 에칭스톱퍼막의 제거에 있어서는, 하드마스크도 더불어 제거하기 때문에, 제조공정을 간략화할 수 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 도전체막 상에, 제 2 에칭스톱퍼막에 대한 에칭선택비가 작은 희생막을 형성하기 때문에, 제 2 에칭스톱퍼막을 완전히 제거할 때에, 희생막이 하부 전극의 보호막으로 되어, 하부 전극의 상부 단부 모서리부가 둥그렇게 되는 것을 억제할 수 있다. 그 결과, 하부 전극의 표면적이 변화하는 것을 방지하여, 커패시터가 복수 있는 경우에, 하부 전극의 표면적을 균일하게 할 수 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 하부 전극의 보호막으로서 유효한 희생막을 얻을 수 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 희생막이 Ti, TiN, TiSiN, AlN, TiAlN인 경우에, 하부 전극이나 하지층을 손상하는 일 없이 희생막을 제거할 수 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 희생막이 BST, ST, BT, PZT, PLZT, PT 및 PZ의 어느 하나인 경우에, 하부 전극이나 하지층을 손상하는 일 없이 희생막을 제거할 수 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 하드마스크를 금속 산화물로 형성함으로써, 도전체막을 백금족 원소, 또는 백금족 원소를포함한 산화물을 주성분으로 하여 형성한 경우에, 도전체막의 하드마스크에 대한 선택비가 커져, 도전체막의 패터닝에 있어서, 하부 전극으로서 남겨야 하는 도전체막의 상부 단부 모서리부가 둥그렇게 되는 것을 억제할 수 있다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 금속산화물을 유전체로 하는 것으로, 하부 전극 상에 금속산화물을 남긴 상태에서 유전체막을 형성하는 것도 가능하게 된다.
본 발명의 또 다른 일면에 관한 반도체장치의 제조방법에 따르면, 유전체가 고유전율을 갖는 BST, ST, BT, PZT, PLZT, PT 및 PZ의 어느 하나이므로, 하부 전극 상에 형성하는 유전체막과의 적합성이 양호하게 된다.
본 발명의 일면에 관한 반도체장치에 따르면, 제 1 에칭스톱퍼막의 존재에 의해, 층간절연막의 에칭 두께가, 제 2 에칭스톱퍼막의 두께로, 균일하게 규정되기 때문에, 하부 전극의 패터닝에 있어서, 불균일 에칭이 생기는 것이 방지된다.
본 발명의 또 다른 일면에 관한 반도체장치에 따르면, 하부 전극이, 백금족 원소, 또는 백금족 원소를 포함한 산화물을 주성분으로 하여 구성되기 때문에, 커패시터의 유전체막을 고유전율의 재료로 구성하는 경우에 적합하다.
본 발명의 또 다른 일면에 관한 반도체장치에 따르면, 에칭레이트가 서로 다른 제 1 및 제 2 에칭스톱퍼막을 용이하게 얻을 수 있다.

Claims (2)

  1. 하지층의 위에 선택적으로 형성된 하부 전극과, 이 하부 전극을 덮는 유전체막과, 이 유전체막을 사이에 끼워 상기 하부 전극에 대향하여 배치된 상부 전극을 갖는 커패시터를 구비한 반도체장치의 제조방법에 있어서,
    (a) 상기 하지층으로서, 층간절연막 상에, 서로 재질이 다른 제 1 및 제 2 에칭스톱퍼막을 순차적으로 형성하는 공정과,
    (b) 상기 제 2 에칭스톱퍼막 상에, 상기 하부 전극이 되는 도전체막을 형성하는 공정과,
    (c) 상기 도전체막 상에, 상기 하부 전극의 평면 패턴에 대응하는 패턴을 갖는 하드마스크를 형성하는 공정과,
    (d) 상기 하드마스크를 에칭마스크로 하고, 상기 제 2 에칭스톱퍼막을 에칭스톱퍼로 하여, 적어도 상기 도전체막을 패터닝하여 상기 하부 전극을 형성하는 공정과,
    (e) 상기 제 1 에칭스톱퍼막을 에칭스톱퍼로 하여, 적어도 상기 하부 전극의 하부 이외의 상기 제 2 에칭스톱퍼막을 완전히 제거하는 공정과,
    (f) 상기 하부 전극 및, 그것의 하부에 남은 상기 제 2 에칭스톱퍼막을 피복하도록 상기 유전체막 및 상기 상부 전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 하지층 위에 선택적으로 배치된 하부 전극과, 이 하부 전극을 덮는 유전체막과, 이 유전체막을 사이에 끼워 상기 하부 전극에 대향하여 배치된 상부 전극을 갖는 커패시터를 구비한 반도체장치에 있어서,
    상기 하지층은,
    층간절연막과,
    상기 층간절연막 상에 전체면에 걸쳐 배치된 제 1 에칭스톱퍼막과,
    상기 제 1 에칭스톱퍼막 상에, 상기 하부 전극의 평면 패턴에 대응하는 패턴을 갖고 배치된 제 2 에칭스톱퍼막을 갖고,
    상기 하부 전극은, 제 2 에칭스톱퍼막 상에 배치되며,
    상기 유전체막 및 상기 상부 전극은,
    상기 하부 전극 및, 그것의 하부의 상기 제 2 에칭스톱퍼막을 피복하도록 배치된 것을 특징으로 하는 반도체장치.
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