KR100641923B1 - 반도체소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과, 전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과, 상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과, 상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과, 상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하는 공정과, 상기 접합층을 식각하는 공정으로 FeRAM 에 사용가는 강유전성 캐패시터를 형성하되, 공정수를 단축하고 예정된 크기의 정전용량을 확보할 수 있어 반도체소자의 생산성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
도 1 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 하부절연층
15 : 저장전극 콘택홀 17 : 접합층
19 : 제1 Pt 박막 21 : 강유전체막
23 : 제2 Pt 박막 25 : 하드마스크층
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 강유전체 박막을 사용하는 에프램 ( FeRAM ) 의 제조공정시 하부전극 하부에 접합층을 형성하고 상부전극 상부에 하드마스크층을 형성하여 캐패시터 특성을 향상시킬 수 있는 기술에 관한 것이다.
고집적화된 반도체소자를 충족하기 위한 미세한 디자인룰 ( design rule )을 이용한 삼차원적 구조를 갖는 캐패시터를 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.
종래의 FeRAM 은 하부전극, 강유전체막 및 상부전극을 각각 별도의 마스크를 사용하여 패터닝하든지, 하부전극과 강유전체막은 동일한 마스크를 사용하고 상부전극을 별도의 마스크를 사용하여 패턴으로 가공하는 방법을 취하고 있다.
또한, 지금까지 개발하고 있는 FeRAM의 최소 가공치수와 메모리 셀 면적의 관계를 보면 같은 최소 가공 치수 디램과 비교해서, 거의 5 배의 메모리 셀 면적을 차지하고 금후 제품화를 진행하여 시장을 확보하기 위해서는 메모리 셀 면적을 축소하는 것이 필수적이다.
따라서, 하부전극인 제1 Pt 박막, 강유전체막 및 상부전극인 제2 Pt 박막의 스택 구조 저장전극 마스크를 사용하여 한번에 식각하여 패턴을 형성하는 방법으로 메모리 셀 면적을 축소하는 공정을 연구하고 있다.
그러나, 제1 Pt 박막 2000 Å, 강유전체막 2000 Å 및 제2 Pt 박막 2000 Å 의 적층구조를 하나의 마스크를 이용하여 식각하는 경우, 식각선택비 및 과도식각 타켓을 고려하여 감광막 두께를 20,000 Å 이상의 두께로 증착하여야 하므로 현실적으로 공정에 적용하기 어려운 문제점이 있다.
일반적으로 식각선택비는 통상의 화학반응에 의한 식각공정에서 생산되는 폴리머를 이용함으로써 높은 값을 유지할 수 있으나, Pt 식각공정과 같이 물리적인 스퍼터링 효과에 의한 식각공정에서는 높은 식각선택비를 가진다는 것이 어렵다.
실제로, 하드마스크로 가장 많이 사용되고 있는 실리콘 산화막에 대한 선택비는 Pt 식각공정에서 1:1을 조금 넘는 정도이므로 제1 Pt 박막 2000 Å, 강유전체막 2000 Å 및 제2 Pt 박막 2000 Å 의 적층구조를 식각하는 경우에는 과도식각을 고려하여 9000 Å 이상의 두께를 갖는 산화막을 필요로 하게 되므로, 오히려 상기 산화막을 패터닝하는 공정이 더 어렵게 되는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여,
특정 화학용액에 높은 식각선택비를 나타내는 Ti 계 금속을 하드마스크층으로 형성함으로써 공정을 용이하게 실시하도록 하여 예정된 크기의 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,
상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,
상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,
상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 HBr, Cl2, O2 의 혼합가스, HBr, O2 의 혼합가스 또는 Cl2, O2 의 혼합가스를 사용하여 실시하는 공정과,
상기 접합층을 식각하는 공정을 포함하는 것과,
상기 하드마스크층과 접합층은 Ti, TiN, TiAlN, TiSiN 등의 Ti 계 금속으로 구비되는 것과,
상기 적층구조의 식각공정은, HBr를 주식각가스로 하여 10 ∼ 1000 sccm 의 유량만큼 사용하는 것과,
상기 적층구조의 식각공정은, 상기 산소가스(O2)를 5 ∼ 500 sccm 의 유량만큼 사용하는 것과,
상기 적층구조의 식각공정은, 상기 염소가스(Cl2)를 5 ∼ 500 sccm 의 유량만큼 사용하되, 상기 염소가스(Cl2)의 사용시 Pt 박막에 대하여 화학적 식각 특성이 함유되는 물리적 식각 ( chemically assisted physical etching )을 기대할 수 있도록 웨이퍼를 높이는 받침대인 하부전극의 온도를 상온이상으로 유지하여 실시하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,
상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,
상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,
상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 1 MHz 이하의 저주파 RF 전력을 이용해 DC 셀프 바이어스 ( self-bias )를 이용하여 실시하는 공정과,
상기 접합층을 식각하는 공정을 포함하는 것을 제2특징으로 하고,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,
상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,
상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,
상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 2 mTorr 이하의 극저압에서 실시하는 공정과,
상기 접합층을 식각하는 공정을 포함하는 것을 제3특징으로 한다.
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,
상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,
상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,
상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 HBr, Cl2, O2 의 혼합가스, HBr, O2 의 혼합가스 또는 Cl2, O2 의 혼합가스를 사용하여 실시하는 공정과,
상기 접합층을 식각하는 공정을 포함하는 것과,
상기 하드마스크층과 접합층은 Ti, TiN, TiAlN, TiSiN 등의 Ti 계 금속으로 구비되는 것과,
상기 적층구조의 식각공정은, HBr를 주식각가스로 하여 10 ∼ 1000 sccm 의 유량만큼 사용하는 것과,
상기 적층구조의 식각공정은, 상기 산소가스(O2)를 5 ∼ 500 sccm 의 유량만큼 사용하는 것과,
상기 적층구조의 식각공정은, 상기 염소가스(Cl2)를 5 ∼ 500 sccm 의 유량만큼 사용하되, 상기 염소가스(Cl2)의 사용시 Pt 박막에 대하여 화학적 식각 특성이 함유되는 물리적 식각 ( chemically assisted physical etching )을 기대할 수 있도록 웨이퍼를 높이는 받침대인 하부전극의 온도를 상온이상으로 유지하여 실시하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,
상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,
상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,
상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 1 MHz 이하의 저주파 RF 전력을 이용해 DC 셀프 바이어스 ( self-bias )를 이용하여 실시하는 공정과,
상기 접합층을 식각하는 공정을 포함하는 것을 제2특징으로 하고,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,
상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,
상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,
상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 2 mTorr 이하의 극저압에서 실시하는 공정과,
상기 접합층을 식각하는 공정을 포함하는 것을 제3특징으로 한다.
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이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(도시안됨) 상부에 하부절연층(11)을 형성한다.
이때, 상기 하부절연층(11)은, 소자분리막(도시안됨), 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(11)은 비.피.에스.지. ( boro phospho silicate glass, BPSG ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(11)을 순차적으로 식각하여 저장전극 콘택홀(13)을 형성한다.
그리고, 상기 콘택홀(13)을 매립하는 도전체를 전체표면상부에 형성하고 이 를 평탄화식각하여 상기 콘택홀(13)을 매립하는 콘택플러그(15)를 형성한다.
그리고, 상기 전체표면상부에 접합층(17)인 Ti 계 금속을 증착한다. 이때, 상기 Ti 계 금속은 Ti, TiN, TiAlN, TiSiN 등이 있다.
그리고, 상기 접합층(17) 상부에 제1 Pt 박막(19), 강유전체막(21) 및 제2 Pt 박막(23) 적층구조를 형성한다.
그 다음, 상기 적층구조 상부에 하드마스크층(25)을 형성한다.
이때, 상기 하드마스크층(25)은 Ti, TiN, TiAlN, TiSiN 등과 같은 Ti 계 금속을 500 ∼ 700 Å 두께로 형성한다.
그 다음, 상기 하드마스크층(25) 상부에 얇은 감광막을 도포하고 이를 저장전극 마스크를 이용한 노광 및 현상공정으로 패터닝하여 감광막패턴을 형성한다.
그리고, 상기 감광막패턴을 마스크로하여 상기 하드마스크층(25)을 패터닝해 하드마스크층(25)패턴을 형성한다.
그리고, 공정 재현성을 확보하기 위하여 상기 감광막패턴을 제거하고 습식세정공정을 실시한다.
그 다음, 상기 하드마스크층(25)을 마스크로하여 제1 Pt 박막(19), 강유전체막(21) 및 제2 Pt 박막(23) 적층구조를 식각한다.
이때, 상기 적층구조의 식각공정은, 물리적인 스퍼터링 효과에 의한 식각에서 Ti 계 금속으로 구비되는 상기 하드마스크층(25)과의 식각선택비 차이를 확보하기 위하여, HBr, Cl2, O2 등의 혼합가스, HBr, O2 등의 혼합가스 또는 Cl
2, O2 등의 혼합가스를 사용하여 실시한다.
여기서, 상기 산소가스(O2)를 5 ∼ 500 sccm 의 유량 사용하여 식각선택비를 충분히 확보하고, 상기 염소가스(Cl2)를 5 ∼ 500 sccm 의 유량 사용하여 Pt 박막(19,23)이 잘 식각될 수 있도록 하며, HBr를 주식각가스로 하여 10 ∼ 1000 sccm 의 유량 사용함으로써 상기 하드마스크층(23)과 화학반응이 적고 식각선택비 충분히 확보할 수 있도록 실시한다. 상기 염소가스(Cl2)를 사용할때는, Pt 박막에 대하여 화학적 식각 특성이 함유되는 물리적 식각 ( chemically assisted physical etching )을 기대할 수 있도록 웨이퍼를 높이는 받침대(도시안됨)인 하부전극의 온도를 상온이상으로 유지하여 실시한다.
또한, 1 MHz 이하의 저주파 RF 전력을 이용해 DC 셀프 바이어스 ( self-bias )를 크게 하여 실시함으로써 이온에 의한 스퍼터링 수율을 향상시킬 수 있다.
그리고, 상기 스퍼터링에 의해 튀어나오는 Pt, Sr 등을 원활히 펌프 아웃 ( pump out ) 할 수 있도록 2 mTorr 이하의 극저압에서 실시한다.
그 다음, 상기 접합층(17)을 식각하여 샌드위치 구조를 갖는 스택형 구조의 캐패시터를 형성함으로써 FeRAM 을 형성할 수 있도록 한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 샌드위치 구조의 캐패시터 식각공정시 공정수가 감소되고, 강유전체막이 Pt 사이에만 존재하고 하드마스크층이나 접합층과는 접촉되지않아 접합층으로 Ti 계 금 속을 사용할 수 있어 캐패시터의 리프팅 현상을 방지할 수 있다. 그리고, 강유전체막이 건식식각시 사용되는 플라즈마에 직접 노출되지않으므로 플라즈마에 의한 손상을 방지할 수 있으며, 하드마스크층을 캐패시터 형성공정 진행후에도 잔류시켜 수소에 의한 어택(attack)으로 인하여 정전용량의 감소를 방지할 수 있다.
상기한 바와같은 현상으로 인하여 반도체소자의 생산성 및 수율을 향상시킬 수 있고 그에 따른 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 효과를 제공한다.
Claims (9)
- 저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 HBr, Cl2, O2 의 혼합가스, HBr, O2 의 혼합가스 또는 Cl2, O2 의 혼합가스를 사용하여 실시하는 공정과,상기 접합층을 식각하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 하드마스크층과 접합층은 Ti, TiN, TiAlN, TiSiN 등의 Ti 계 금속으로 구비되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 삭제
- 제 1 항에 있어서,상기 적층구조의 식각공정은, HBr를 주식각가스로 하여 10 ∼ 1000 sccm 의 유량만큼 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 적층구조의 식각공정은, 상기 산소가스(O2)를 5 ∼ 500 sccm 의 유량만큼 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 적층구조의 식각공정은, 상기 염소가스(Cl2)를 5 ∼ 500 sccm 의 유량만큼 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 6 항에 있어서,상기 염소가스(Cl2)의 사용시 Pt 박막에 대하여 화학적 식각 특성이 함유되는 물리적 식각 ( chemically assisted physical etching )을 기대할 수 있도록 웨이퍼를 높이는 받침대인 하부전극의 온도를 상온이상으로 유지하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 1 MHz 이하의 저주파 RF 전력을 이용해 DC 셀프 바이어스 ( self-bias )를 이용하여 실시하는 공정과,상기 접합층을 식각하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,전체표면상부에 접합층인 Ti 계 금속을 증착하는 공정과,상기 접합층 상부에 하부전극물질인 제1 Pt 박막, 강유전체막 및 상부전극물질인 제2 Pt 박막 적층구조를 증착하는 공정과,상기 적층구조 상부에 하드마스크층인 Ti 계 금속을 패터닝하는 공정과,상기 하드마스크층을 마스크로하여 상기 적층구조를 건식식각하되, 상기 건식식각 공정은 2 mTorr 이하의 극저압에서 실시하는 공정과,상기 접합층을 식각하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
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