KR20020002000A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과, 상기 콘택플러그에 접속되는 도전체인 Pt 박막을 전체표면상부에 형성하는 공정과, 상기 Pt 박막 상부에 Ti 계 물질로 하드마스크층을 적층하는 공정과, 저장전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층 및 Pt 박막을 패터닝하는 공정과, 상기 하드마스크층을 제거하는 공정으로 예정된 크기의 저장전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하고 그에따른 반도체소자의 생산성 및 수율을 향상시킬 수 있는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 고유전성 특성을 갖는 박막을 유전체막으로 사용하는 Pt를 전극으로 형성할 때 하드마스크층으로 사용되는 Ti 계 박막의 제거공정시 상기 Pt 전극의 손상을 최소화시킬 수 있는 기술에 관한 것이다.
고집적화된 반도체소자를 충족하기 위한 미세한 디자인룰 ( design rule )을 이용한 삼차원적 구조를 갖는 캐패시터를 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.
최근에는 고유전체막을 사용하는 캐패시터를 형성하는데, 주로 사용되는 전극 물질로는 Pt 박막이 있다.
그러나, 상기 Pt 박막은 매우 안정된 물질로서 종래와 같이 RIE 방법으로 식각하기 어려워, 물리적인 스퍼터링 ( sputtering ) 방법으로 식각하기도 하였다.
그렇지만, 상기 식각공정시 상기 Pt 박막이 손상된다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 하부절연층(13)을 형성한다.
이때, 상기 하부절연층(13)은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(13)은 비.피.에스.지. ( boro phospho silicate glass, BPSG ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판(11)의 예정된 부분을 노출시키는 저장전극 콘택홀(15)을 형성한다.
이때, 상기 저장전극 콘택홀(15)은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층(13)을 식각하여 상기 반도체기판(11)을 노출시켜 형성한 것이다.
그 다음, 상기 저장전극 콘택홀(15)을 매립하는 저장전극 콘택플러그(17)를 형성한다.
이때, 상기 저장전극 콘택플러그(17)는 상기 콘택홀(15)을 포함한 전체표면상부에 도전체를 증착하고 이를 평탄화식각하여 형성한 것이다.
그 다음, 전체표면상부에 Pt 박막(19)를 형성하고 그 상부에 하드마스크층 (21)을 형성한다.
이때, 상기 하드마스크층(21)은 Ti 계열 금속으로 형성한다.
그 다음, 저장전극 마스크(도시안됨)를 이용한 식각공정으로 상기 하드마스크층(21) 및 Pt 박막(19)을 순차적으로 식각하여 패터닝한다. (도 1a)
그리고, 상기 하드마스크층(21)을 건식방법으로 제거한다.
그러나, 상기 하드마스크층(21)이 상기 Pt 박막(19)과 식각선택비 차이를 낮아 상기 하드마스크층(21)의 식각공정시 상기 Pt 박막(19)이 손상되고, 그로인하여 저장전극의 표면적이 감소되어 후속공정으로 형성되는 반도체소자의 정전용량을 감소시키는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 습식방법으로 하드마스크층의 제거공정을 실시하여 전극물질인 Pt 박막의 손상없이 용이하게 제거함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 및 도 2b 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체기판 13,33 : 하부절연층
15,35 : 저장전극 콘택홀 17,37 : 저장전극 콘택플러그
19,39 : Pt 박막 21,41 : 하드마스크층
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
상기 콘택플러그에 접속되는 도전체인 Pt 박막을 전체표면상부에 형성하는 공정과,
상기 Pt 박막 상부에 Ti 계 물질로 하드마스크층을 적층하는 공정과,
저장전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층 및 Pt 박막을 패터닝하는 공정과,
상기 하드마스크층을 제거하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 하부절연층(33)을 형성한다.
이때, 상기 하부절연층(33)은, 소자분리막(도시안됨), 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(33)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(33)을 순차적으로 식각하여 저장전극 콘택홀(35)을 형성한다.
그리고, 상기 콘택홀(35)을 매립하는 도전체를 전체표면상부에 형성하고 이를 평탄화식각하여 상기 콘택홀(35)을 매립하는 콘택플러그(37)를 형성한다.
그리고, 전체표면상부에 Pt 박막(39)을 전체표면상부에 형성한다.
그리고, 상기 Pt 박막(39) 상부에 하드마스크층(41)을 형성한다.
이때, 상기 하드마스크층(41)은 Ti, TiN, TiAlN, TiSiN 등의 Ti 계 금속을 사용하여 형성한다.
그 다음, 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 하드마스크층(41) 및 Pt 박막(39)을 식각하여 패터닝한다. (도 2a)
그리고, 상기 하드마스크층(41)을 습식방법으로 제거하여 상기 콘택플러그(37)를 통하여 상기 반도체기판(31)에 접속되는 스택형 저장전극을 형성한다.
이때, 상기 하드마스크층(41)의 제거공정은, Ti를 산화시키는 질산과 TiOx 형태의 산화물을 식각해 내는 불산을 혼합하여 실시하되, 적절한 식각속도를 유지하기 위하여 불산을 5∼30 퍼센트 사용한다. 그리고, Ti 계 물질로 형성되는 상기 하드마스크층(41)에 대한 식각선택비를 증가시키기 위하여 산소가스를 첨가 가스로 사용할 수도 있다.
그리고, 담구는 시간에 의한 과도식각이 발생할 수 있으므로 식각시간 조절이 정확한 스핀타입 ( spin type ) 이나 스프레이타입 ( spray type ) 습식방법으로 진행한다.
또한, 상기 하부절연층(33)과 Pt 박막(39)의 손실을 최소화시키기 위하여 식각속도를 매우 크게 하고 공정시간을 단축시켜 실시할 수도 있다. 예를들어, 식각속도를 500∼5000 Å/초로 하고 공정시간을 1∼5초 동안으로 한다.
그리고, 상기 하드마스크층(41)인 Ti 계 물질과 화학반응을 하지 않으므로 선택비 측면에서 유리하며 Pt 박막(39)의 식각특성에 유리한 HBr 가스를 주식각가스로 10∼1000sccm 정도 사용하여 실시할 수도 있다. (도 2b)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, Pt 박막으로 구비되는 전극물질 상부에 하드마스크층으로 Ti 계 물질을 형성하고 이를 패터닝한 다음, 상기 하드마스크층인 Ti 계 물질만을 용이하게 제거함으로써 예정된 크기의 정전용량을 확보할 수 있도록 하여 반도체소자의 생산성 및 수율을 향상시킬 수 있는 효과를 제공한다.

Claims (8)

  1. 저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하는 공정과,
    상기 콘택플러그에 접속되는 도전체인 Pt 박막을 전체표면상부에 형성하는 공정과,
    상기 Pt 박막 상부에 Ti 계 물질로 하드마스크층을 적층하는 공정과,
    저장전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층 및 Pt 박막을 패터닝하는 공정과,
    상기 하드마스크층을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 하드마스크층은 Ti, TiN, TiAlN, TiSiN 등의 Ti 계 금속로 구비되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 하드마스크층의 제거공정은, Ti를 산화시키는 질산과 TiOx 형태의 산화물을 식각해 내는 불산을 혼합하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제 3 항에 있어서,
    상기 불산은 전체 혼합용액의 5∼30 퍼센트로 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항 또는 제 3 항중 어느 한항에 있어서,
    상기 하드마스크층 제거공정은 Ti 계 물질로 형성되는 상기 하드마스크층(41)에 대한 식각선택비를 증가시키기 위하여 산소가스를 첨가 가스로 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 하드마스크층 제거공정은, 담구는 시간에 의한 과도식각을 방지하기 위해 식각시간 조절이 정확한 스핀타입 ( spin type ) 이나 스프레이타입 ( spray type ) 습식방법으로 진행하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 하드마스크층 제거공정은, 상기 하부절연층과 Pt 박막의 손실을 최소화시키기 위해 식각속도를 500∼5000 Å/초 로 하고 공정시간을 1∼5초 동안으로 하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 하드마스크층의 제거공정은, HBr 가스를 주식각가스로 10∼1000sccm 정도 사용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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