KR100418579B1 - 캐패시터의 형성 방법 - Google Patents
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Abstract
본 발명은 루테늄 하부전극을 구비하는 캐패시터의 형성 방법에 관한 것으로, 트랜지스터 형성이 완료된 반도체기판상에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 식각하여 상기 반도체기판의 소정 표면이 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀내에 도전성 플러그를 매립시키는 단계, 상기 플러그 및 상기 제1절연막상에 제2절연막을 형성하는 단계, 상기 제2절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 단계, 상기 노출된 플러그 및 상기 제2절연막상에 루테늄막을 증착하는 단계, 상기 루테늄막상에 감광막을 도포하고 선택적으로 패터닝하여 상기 플러그에 접속된 상기 루테늄막상에만 감광막을 잔류시키는 단계, 상기 잔류하는 감광막을 마스크로 이용하고, 상기 반도체 기판을 회전시키면서 섞은 (NH4)2Ce(NO3)6와 증류수의 혼합용액을 이용하여 상기 제2절연막상의 상기 루테늄막을 습식식각하여 하부전극을 형성하는 단계, 및 상기 감광막을 제거하는 단계를 포함한다.
Description
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 루테늄을 하부전극으로 이용하는 캐패시터의 제조 방법에 관한 것이다.
최근에 메모리 소자의 집적도가 증가하면서 보다 높은 캐패시턴스와 작은 누설전류 특성이 요구됨에 따라 ONO구조에서 누설전류가 작은 MIM(Metal-Insulator-Metal) 구조로 변화되고 있다.
다시 말하면, 집적화되면서 보다 높은 유전상수를 지니는 BLT, BST, Ta2O5등의 고유전 상수를 갖는 유전막이 요구됨과 동시에 누설전류를 감소시키기 위해 일함수값이 큰 금속을 상부전극 및 하부전극으로 적용해야 된다.
전극으로 적용되는 금속으로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 산화이리듐막(IrO), 산화루테늄막(RuO), 백금합금(Pt-alloy) 등이 있다.
상기한 전극들 중 루테늄(Ru) 및 산화루테늄(RuO2)을 포함하는 루테늄계 박막은 백금(Pt)과 비교하여 식각 공정이 상대적으로 쉬워, DRAM 및 FeRAM과 같은 메모리 소자(memory device)에 사용되는 강유전체 및 고유전체 재료로 구성되는 박막 캐패시터의 캐패시터 전극으로 적용될 수 있을 것으로 기대된다.
그리고, 금속 박막, 산화금속 박막 및 복합 산화금속 박막을 형성하기 위한 박막공정은 스퍼터링법(Sputtering), 이온 도금법(Ion plating), 열분해 도포법(Pyrolytic coating), 화학기상증착법(Chemical Vapor Deposition; CVD) 등을 포함한다.
그리고, ONO, MIS(Metal-Insulator-Silicon) 구조를 갖는 캐패시터는 하부전극으로 폴리실리콘을 사용하고, 하부전극 패터닝시 에치백 공정을 실시한다. 최근에는 화학적기계적연마(CMP) 공정을 이용하여 셀간 하부전극을 격리시키고 있다.
그러나, MIM 구조의 캐패시터에서 루테늄을 하부전극으로 이용시 하부전극 패터닝을 위한 화학적기계적연마(CMP) 공정은 아직 보고된 바 없으며, 따라서 루테늄하부전극 패터닝시 에치백 공정을 사용하고 있다.
도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 워드라인(도시 생략), 소스/드레인(12)을 포함한 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(13)을 형성한 후, 층간절연막(13)을 선택적으로 식각하여 소스/드레인(12)의 소정 표면이 노출되는 콘택홀을 형성한다.
그리고, 콘택홀이 형성된 층간절연막(13)상에 폴리실리콘플러그를 증착한 후, 화학적기계적연마(Chemical Mechanical Polishing; CMP) 또는 에치백(Etchback)을 통해 콘택홀에 매립되는 폴리실리콘플러그(14)를 형성한다.
다음으로, 폴리실리콘플러그(14)상에 티타늄실리사이드(15)와 티타늄나이트라이드(16)의 적층막을 형성한 후, 층간절연막(13)을 포함한 반도체기판(11)의 전면에 하부전극의 높이를 결정짓는 캐패시터산화막(17)을 증착한 후, 캐패시터산화막(17)을 식각하여 폴리실리콘플러그(14)에 정렬되는 하부전극이 형성될 영역(이하 '오목부'라 약칭함)을 형성한다.
계속해서, 노출된 오목부를 포함한 전면에 하부전극으로서 루테늄막(18)을 증착한다.
도 1b에 도시된 바와 같이, 루테늄막(18)을 에치백하여 이웃한 셀간 하부전극을 격리시켜, 오목부내에만 루테늄-하부전극(18a)을 잔류시킨다.
후속 공정으로 루테늄-하부전극(18a)상에 유전막, 상부전극을 순차적으로 증착한다.
상술한 것처럼, 종래기술에서는 루테늄-하부전극(18a) 형성시, 에치백 공정을 이용하지만, 에치백후 하부전극의 바닥 부분(A)이 평탄하지 않아 소자 동작시 전계가 집중되는 현상이 발생하고, 이로 인해 누설전류가 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 루테늄 하부전극 패터닝시 에치백을 실시함에 따른 누설전류 증가를 방지하도록 한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소스/드레인
23 : 층간절연막 24 : 폴리실리콘플러그
25 : 티타늄실리사이드 26 : 티타늄나이트라이드
27 : 캐패시터산화막 28 : 루테늄막
28a : 루테늄-하부전극 29 : 감광막
30 : 유전막 31 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정공정이 완료된 반도체기판상에 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 식각하여 상기 반도체기판의 소정 표면이 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀내에 도전성 플러그를 매립시키는 단계, 상기 플러그 및 상기 제1절연막상에 제2절연막을 형성하는 단계, 상기 제2절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 단계, 상기 노출된 플러그 및 상기 제2절연막상에 루테늄막을 증착하는 단계, 상기 루테늄막상에 감광막을 도포하고 선택적으로 패터닝하여 상기 플러그에 접속된 상기 루테늄막상에만 감광막을 잔류시키는 단계, 상기 잔류하는 감광막을 마스크로 이용하고, 상기 반도체 기판을 회전시키면서 섞은 (NH4)2Ce(NO3)6와 증류수의 혼합용액을 이용하여 상기 제2절연막상의 상기 루테늄막을 습식식각하여 하부전극을 형성하는 단계, 및 상기 감광막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 워드라인(도시 생략) 및 소스/드레인(22)을 포함하는 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(21)상에 층간절연막(ILD)(23)을 형성한 후, 층간절연막(23)을 선택적으로 식각하여 소스/드레인(22)의 소정 표면이 노출되는 스토리지노드 콘택홀을 형성한다.
다음으로, 콘택홀이 형성된 층간절연막(23)상에 폴리실리콘막을 증착한 후,화학적기계적연마(CMP) 또는 에치백을 통해 스토리지노드 콘택홀에 부분 매립되는 폴리실리콘 플러그(24)를 형성한다.
계속해서, 폴리실리콘플러그(24)상에 오믹콘택층인 티타늄실리사이드(25)와 확산방지막인 티타늄나이트라이드(26)를 형성한 후, 층간절연막(23)을 포함한 반도체기판(21)의 전면에 캐패시터산화막(27)을 증착한다.
다음으로, 감광막을 이용한 스토리지노드 마스크(도시 생략)로 캐패시터산화막(27)을 식각하여 폴리실리콘플러그(24)에 정렬되는 오목부를 오픈시키고, 오픈된 오목부를 포함한 전면에 하부전극으로서 루테늄막(28)을 증착한다.
다음으로, 루테늄막(28)을 포함한 전면에 감광막(29)을 도포하고, 노광 및 현상으로 패터닝하되, 오목부내에만 감광막(29)을 잔류시킨다.
도 2b에 도시된 바와 같이, 셀과 셀사이를 분리시키기 위한 루테늄막(28) 식각 공정을 진행하는데, 이 때, 패터닝된 감광막을 마스크로 이용한 습식식각을 실시한다.
루테늄막(28)의 습식식각은 (NH4)2Ce(NO3)6와 증류수(D.I water)의 혼합용액을 이용하여 이루어지는데, 여기서, 혼합용액에서 (NH4)2Ce(NO3)6는 1%∼40%의 중량비(weight %)를 갖는다.
그리고, 이러한 혼합용액에 질산(Nitric acid; HNO3)을 첨가하며, 혼합용액내에서 질산은 0.5%∼30%의 중량비(weight %)를 갖는다.
상술한 루테늄막(28)의 습식식각시, 혼합용액을 섞어주고, 반도체기판(21)을회전시키며, 혼합용액의 온도를 실온∼100℃로 유지한다.
루테늄막(28)의 습식 메카니즘은 세륨(Ce)이 6가에서 3가로 변화하면서 루테늄막을 산화시켜 Ru(OH)x형태로 만들어 루테늄막을 식각하며, 이 때, 질산은 (NH4)2Ce(NO3)6이 증류수에서 수소화되는 것을 억제시킨다.
다음으로, 불화수소산(HF acid)을 이용하여 세정한 후, 증류수 세정을 한다. 이 때, 불화수소산 세정은 습식식각 공정을 통해 형성된 부산물(product)을 완전히 제거하여 주기 위한 것으로 불화수소산을 섞어 주며 웨이퍼를 회전시키므로서 이루어진다.
도 2c에 도시된 바와 같이, 감광막(29)을 스트립하여 오목부내에만 루테늄-하부전극(28a)을 잔류시킨 다음, 루테늄_하부전극(28a)상에 유전막(30), 상부전극(31)을 순차적으로 증착한 후, 소정 공정을 통해 캐패시터를 제조한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 루테늄을 습식식각을 통해 식각하여 하부전극을 형성하므로써 여러장의 웨이퍼를 한번에 진행시킬 수 있어 공정 진행 시간을 단축시킬 수 있을 뿐만 아니라 저가의 장비를 이용한 저가 공정이라 전체적인 공정 단가를 낮출 수 있는 효과가 있다.
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- 캐패시터의 제조 방법에 있어서,소정공정이 완료된 반도체기판상에 제1절연막을 형성하는 단계;상기 제1절연막을 선택적으로 식각하여 상기 반도체기판의 소정 표면이 노출되는 콘택홀을 형성하는 단계;상기 콘택홀내에 도전성 플러그를 매립시키는 단계;상기 플러그 및 상기 제1절연막상에 제2절연막을 형성하는 단계;상기 제2절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 단계;상기 노출된 플러그 및 상기 제2절연막상에 루테늄막을 증착하는 단계;상기 루테늄막상에 감광막을 도포하고 선택적으로 패터닝하여 상기 플러그에 접속된 상기 루테늄막상에만 감광막을 잔류시키는 단계;상기 잔류하는 감광막을 마스크로 이용하고, 상기 반도체 기판을 회전시키면서 섞은 (NH4)2Ce(NO3)6와 증류수의 혼합용액을 이용하여 상기 제2절연막상의 상기 루테늄막을 습식식각하여 하부전극을 형성하는 단계; 및상기 감광막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 (NH4)2Ce(NO3)6는 1%∼40%의 중량비를 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 혼합용액에 질산을 첨가하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 4 항에 있어서,상기 질산은 0.5%∼30%의 중량비를 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 혼합용액은 실온∼100℃로 유지되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 루테늄막을 습식식각한 후,불화수소산을 이용한 세정을 실시하는 단계를 더 포함함을 특징으로 하는 캐패시터의 제조 방법.
- 제 7 항에 있어서,상기 세정시, 상기 반도체기판을 회전시키면서 상기 불화수소산을 섞는 것을 특징으로 하는 캐패시터의 제조 방법.
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-
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Patent Citations (1)
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| KR20010038942A (ko) * | 1999-10-28 | 2001-05-15 | 박종섭 | 커패시터 형성방법 |
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