KR100388457B1 - 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 백금 하부전극의 패터닝의 어려움을 개선시키도록 한 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명은 식각배리어막, 캐패시터산화막 및 식각보호막이 적층된 절연층을 식각하여 오목부를 형성한 후, 오목부에 제1확산배리어막, 희생막, 제 2 확산배리어막, 제 1 백금막이 순차적으로 형성된 볼록부를 매립시키고, 적층 절연층을 제거하여 볼록부를 노출시킨 다음, 볼록부를 에워싸며 제1백금막과 제 2 백금막으로 이루어진 하부전극을 형성한다.

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.

최근에 메모리 소자의 집적도가 증가하면서 보다 높은 캐패시턴스와 작은 누설전류 특성이 요구됨에 따라 ONO구조에서 누설전류가 작은 MIM(Metal-Insulator-Metal) 구조로 변화되고 있다.

다시 말하면, 집적화되면서 보다 높은 유전상수를 지니는 BLT, BST, Ta₂O₅등의 고유전 상수를 갖는 유전막이 요구됨과 동시에 누설전류를 감소시키기 위해 일함수값이 큰 금속을 상부전극 및 하부전극으로 적용해야 된다.

전극으로 적용되는 금속은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 산화이리듐막(IrO), 산화루테늄막(RuO), 백금합금(Pt-alloy) 등이 있다.

도 1은 종래기술에 따라 제조된 캐패시터를 도시한 도면이다.

도 1을 참조하여 캐패시터의 제조 방법을 설명하면, 워드라인을 포함한 트랜지스터 및 비트라인(도시 생략) 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(12)을 형성한 다음, 층간절연막(12)을 선택적으로 식각하여 콘택홀을 형성한다.

다음으로, 콘택홀을 포함한 층간절연막(12)상에 폴리실리콘막을 증착한 후, 층간절연막(12)이 노출될때까지 에치백 또는 화학적기계적연마하여 콘택홀에 폴리실리콘을 플러깅시킨다. 이 때, 콘택홀의 소정깊이만큼 플러깅되는 폴리실리콘플러그(13)가 형성된다.

다음으로, 폴리실리콘플러그(13)을 포함한 전면에 티타늄(Ti)을 증착하고700℃에서 급속열처리(Rapid Thermal Process; RTP)하므로써 폴리실리콘 플러그(13)의 실리콘(Si) 원자와 티타늄(Ti)의 반응에 의해 폴리실리콘플러그(13)상에 티타늄실리사이드(Ti-silicide)(14)를 형성한다.

이 때, 티타늄실리사이드(14)는 폴리실리콘플러그(13)와 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.

계속해서, 티타늄실리사이드(14)상에 티타늄나이트라이드(TiN)(15)를 형성한 후, 층간절연막(12)의 표면이 노출될때까지 티타늄나이트라이드(15)를 화학적기계적연마(CMP) 또는 에치백(Etchback)하여 스토리지노드 콘택홀을 완전히 매립시킨다.

이 때, 티타늄나이트라이드(15)는 폴리실리콘플러그(13)과 하부전극간의 상호 확산을 방지하는 확산방지막(Diffusion barrier)으로서, 특히 하부전극으로부터 폴리실리콘플러그(13)나 반도체기판(11)으로의 산소 확산을 방지하는 역할을 한다.

다음으로, 티타늄나이트라이드(15)를 포함한 층간절연막(12)상에 스토리지노드의 높이를 결정짓는 캐패시터산화막(16)을 증착한 후, 감광막을 이용한 스토리지노드마스크(도시 생략)로 캐패시터산화막(16)을 식각하여 폴리실리콘플러그(13)에 정렬되는 스토리지노드 영역(이하 '오목부'라 약칭함)을 오픈시킨다.

계속해서, 오목부를 포함한 캐패시터산화막(16)의 표면을 따라 스토리지노드 (이하 '하부전극'이라 약칭함)(17)로서 백금막을 증착한 다음, 에치백 또는 화학적기계적연마를 통해 오목부내에만 하부전극(17)을 잔류시켜 이웃한 셀간 하부전극을 서로 격리시킨다.

계속해서, 하부전극(17)을 포함한 전면에 유전막(18), 상부전극(19)을 순차적으로 증착하여 오목형 캐패시터를 완성한다. 이 때, 유전막(18)은 고유전막을 이용하고, 상부전극(19)은 폴리실리콘, 귀금속막을 이용한다.

상술한 종래기술은 백금(Pt)의 직접 식각이 어려움을 해결하기 위해 에치백이나 화학적기계적연마를 실시하고 있으나, 백금막의 화학적기계적연마법이나 화학반응을 이용한 에치백은 아직 식각제(Etchant)가 개발되지 않은 상태로 현실적으로 불가능한 상황이다.

더욱이 소자의 집적도가 증가함에 따라 식각해야 할 백금의 두께는 더욱 증가하여 실제 반도체소자에 적용하기에 많은 어려움이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 백금 하부전극의 패터닝의 어려움을 개선시키도록 한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따라 제조된 캐패시터를 도시한 도면,

도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 층간절연막

23 : 폴리실리콘플러그 24 : 티타늄실리사이드

25 : 티타늄나이트라이드 26 : 식각배리어막

30 : 제 1 확산배리어막 31 : 희생막

32 : 제 2 확산배리어막 33 : 제 1 백금막

34 : 제 2 백금막

상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 식각배리어막, 캐패시터산화막, 식각보호막을 순차적으로 형성하는 단계, 상기 식각보호막, 캐패시터산화막, 식각배리어막을 동시에 식각하여 상기 반도체기판의 표면을 노출시키는 오목부를 형성하는 단계, 상기 오목부를 포함한 전면에 제 1확산배리어막, 희생막을 순차적으로 형성하는 단계, 상기 식각배리어막을 식각마스크로 상기 희생막과 제 1 확산배리어막을 부분적으로 식각하여 상기 오목부를 소정 깊이로 매립시키는 단계, 상기 부분 식각된 결과물 전면에 제 2 확산배리어막, 제 1 백금막을 차례로 형성하는 단계, 상기 식각보호막의 표면이 드러날때까지 상기 제 1 백금막과 제 2 확산방지막을 비등방성 식각하여 상기 오목부를 완전히 매립시키는 볼록부를 형성하는 단계, 상기 제 2 백금막을 식각마스크로 상기 식각보호막과 캐패시터산화막을 제거하여 상기 볼록부를 노출시키는 단계, 상기 노출된 볼록부상에 제 2 백금막을 형성하는 단계, 및 상기 제 2 백금막을 비등방성 식각하여 상기 볼록부를 에워싸며 상기 제 1, 2 백금막으로 이루어진 하부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(21)상에 층간절연막(ILD)(22)을 형성한 다음, 층간절연막(22)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 층간절연막(22)을 식각하므로써 반도체기판(21)의 소정 표면이 노출되는 스토리지노드 콘택홀을 형성하고, 패터닝된 감광막을 제거한다.

계속해서, 스토리지노드 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백 또는 화학적기계적연마(CMP)를 통해 스토리지노드 콘택홀에 폴리실리콘플러그(23)를 매립시킨다.

다음으로 폴리실리콘플러그(23)을 포함한 전면에 티타늄(Ti)을 증착하고 급속열처리(RTP)하여 폴리실리콘 플러그(23)의 실리콘(Si) 원자와 티타늄(Ti)의 반응에 의해 폴리실리콘플러그(23)상에 티타늄실리사이드(Ti-silicide)(24)를 형성한다. 이 때, 티타늄실리사이드(24)는 폴리실리콘플러그(23)와 하부전극과의 오믹 콘택을 형성해 준다.

계속해서, 티타늄실리사이드(24)상에 티타늄나이트라이드(TiN)(25)를 형성한 후, 층간절연막(22)의 표면이 노출될때까지 티타늄나이트라이드(25)를 화학적기계적연마(CMP) 또는 에치백(Etchback)하여 스토리지노드 콘택홀을 완전히 매립시킨다. 이 때, 티타늄나이트라이드(25)는 폴리실리콘플러그(23)과 하부전극간의 상호 확산을 방지하는 확산방지막(Diffusion barrier)이다.

다음으로, 티타늄나이트라이드(25)를 포함한 층간절연막(22)상에 식각배리어막(26), 캐패시터산화막(27), 식각보호막(28)을 순차적으로 적층 형성한 후, 식각보호막(28)상에 감광막에 의한 스토리지노드마스크(도시 생략)를 형성한다.

이 때, 식각배리어막(26)과 식각보호막(28)은 실리콘나이트라이드(Silicon nitride)를 이용하고, 캐패시터산화막(27)은 실리콘산화막(SiO₂)을 이용한다.

다음으로, 스토리지노드 마스크로 식각보호막(28), 캐패시터산화막(27), 식각배리어막(26)을 순차적으로 식각하여 하부전극이 형성될 영역(이하 '오목부'라 약칭함)(29)을 오픈시킨다.

도 2b에 도시된 바와 같이, 오목부(29)를 따라 전면에 후속 백금 하부전극과 오목부(29)의 반응에 의한 부산물을 방지하기 위해 제 1 확산배리어막(30), 희생막(31)을 차례로 증착한다.

이 때, 제 1 확산배리어막(30)은 TiN, TiAlN 또는 TiSiN 중 어느 하나를 이용하며, 희생막(31)은 실리콘산화막계 절연막을 이용한다.

계속해서, 식각보호막(28)을 식각배리어로 희생막(31)과 제 1 확산배리어막(30)을 부분적으로 제거하여 오목부(29)에만 소정 두께로 잔류시킨다. 즉, 오목부(29)를 완전히 매립시키지 않고 소정 깊이로 함몰된 형태로 잔류시킨다.

도 2c에 도시된 바와 같이, 결과물 전면에 제 1 확산배리어막(30)과 동일한 두께로 제 2 확산배리어막(32)을 증착한 후, 제 2 확산배리어막(32)상에 제 1 백금막(33)을 증착한다. 이 때, 제 1 백금막(33)은 오목부(29)를 매립시킬 수 있는 두께로 증착된다.

도 2d에 도시된 바와 같이, 식각보호막(26)의 표면이 드러날때까지 제 1 백금막(33)과 제 2 확산배리어막(32)을 비등방성 식각하여 오목부(29)에만 잔류시킨다. 이하, 오목부(29)에 잔류하는 결과물을 '볼록부'라 약칭한다.

도 2e에 도시된 바와 같이, 볼록부상의 제 1 백금막(33)을 식각배리어로 식각배리어막(26)에서 식각이 멈추도록 식각보호막(28)과 캐패시터산화막(27)을 완전히 제거하여 볼록부를 노출시킨다.

이 때, 식각보호막(28)을 먼저 제거한 후, 캐패시터산화막(27)을 습식식각으로 제거할 수 있다.

도 2f에 도시된 바와 같이, 식각보호막(28)과 캐패시터산화막(27)을 제거한 후 노출된 볼록부를 포함한 전면에 제 2 백금막(34)을 증착한 후, 비등방성 식각하여 이웃한 셀간 하부전극을 격리시킨다. 이 때, 제 1 백금막(33)과 제 2 백금막(34)으로 이루어진 하부전극이 형성된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 얇은 두께의 백금막을 식각하여 백금 하부전극을 형성하므로써 고집적 캐패시터의 정전용량을 충분히 확보할 수 있는 효과가 있다.

Claims (4)

1. 캐패시터의 제조 방법에 있어서,

   반도체기판상에 식각배리어막, 캐패시터산화막, 식각보호막을 순차적으로 형성하는 단계;

   상기 식각보호막, 캐패시터산화막, 식각배리어막을 동시에 식각하여 상기 반도체기판의 표면을 노출시키는 오목부를 형성하는 단계;

   상기 오목부를 포함한 전면에 제 1 확산배리어막, 희생막을 순차적으로 형성하는 단계;

   상기 식각배리어막을 식각마스크로 상기 희생막과 제 1 확산배리어막을 부분적으로 식각하여 상기 오목부를 소정 깊이로 매립시키는 단계

   상기 부분 식각된 결과물 전면에 제 2 확산배리어막, 제 1 백금막을 차례로 형성하는 단계;

   상기 식각보호막의 표면이 드러날때까지 상기 제 1 백금막과 제 2 확산방지막을 비등방성 식각하여 상기 오목부를 완전히 매립시키는 볼록부를 형성하는 단계;

   상기 제 2 백금막을 식각마스크로 상기 식각보호막과 캐패시터산화막을 제거하여 상기 볼록부를 노출시키는 단계;

   상기 노출된 볼록부상에 제 2 백금막을 형성하는 단계; 및

   상기 제 2 백금막을 비등방성 식각하여 상기 볼록부를 에워싸며 상기 제1,2백금막으로 이루어진 하부전극을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
2. 제 1 항에 있어서,

   상기 제1,2 확산배리어막은 TiN, TiAlN 또는 TiSiN 중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.
3. 제 1 항에 있어서,

   상기 볼록부를 노출시키는 단계는,

   상기 제 2 백금막을 식각마스크로 상기 식각보호막을 제거하는 단계; 및

   상기 캐패시터산화막을 습식식각하는 단계

   를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
4. 제 1 항에 있어서,

   상기 캐패시터산화막은 실리콘산화막을 포함함을 특징으로 하는 캐패시터의 제조 방법.