JP3621950B2 - 半導体装置を形成する方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は一般的にはメモリ集積回路の製造に関し、かつより特定的には、金属トランジスタコンタクトプラグを高いＫの誘電体ＤＲＡＭ容量の酸素アニールから保護することに関する。
【０００２】
【従来の技術】
半導体産業は現在組込み強誘電体ＤＲＡＭ（ｅｍｂｅｄｄｅｄ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＤＲＡＭ）を含む半導体製品を開発している。言い換えれば、伝統的なＭＯＳトランジスタ論理は今や埋込みまたは組込み強誘電体ＤＲＡＭを提供するため強誘電体ＤＲＡＭメモリアレイと共にオンチップで集積することが考えられている。しかしながら、伝統的なＭＯＳトランジスタ技術と新種の（ｅｘｏｔｉｃ）材料、新種のアニール、および強誘電体処理の新しいエッチング化学の組合せは強誘電体装置を伝統的なＭＯＳ装置と共に集積する場合にプロセスの両立性に関し大きな懸念を引き起こす。これらの懸念の１つは従来技術の図１に示されている。
【０００３】
図１は、基板１０を示している。電流電極１２および１４が基板１０内に形成されてトランジスタのソースおよびドレイン電極を形成している。該トランジスタのゲート電極１６は図１に示されるように形成される。誘電体層２２が被着されかつパターニングされてコンタクト開口１８および２０を形成する。第１の実施形態では、コンタクト開口１８および２０は多結晶シリコン（ｐｏｌｙｓｉｌｉｃｏｎ）材料によって詰められ（ｐｌｕｇｇｅｄ）または充填される（ｆｉｌｌｅｄ）。多結晶シリコンプラグ１８は電極１４を上に横たわるＤＲＡＭ強誘電体容量２４にコンタクトするために使用される。図１に示される例では、強誘電体容量２４の底部または下部容量電極２３は他方の容量層の被着の前に被着されかつパターニングされる。ＤＲＡＭ容量２４の層の被着はプラグ１８が強誘電体の新種のアニールおよび材料に不都合な露出を生じるのを防止する。しかしながら、多結晶シリコンプラグ２０は該多結晶シリコンプラグ２０を上に横たわる金属層にコンタクトするために新種の強誘電体処理に露出されたままとされる。容量２４の形成の間のこのプラグ２０の露出は組込みＤＲＡＭ構造製品における望ましくない歩留りの低下および集積の問題を生じさせる。
【０００４】
第１に、容量２４を形成するために使用される多くの強誘電体材料は容量の誘電体を機能できるものとするために酸素アニールを必要とする。多結晶シリコンプラグ２０はこの酸素アニールに露出され、それは現在の伝統的な処理はこのプラグ２０を保護することができないためである。プラグ２０は伝統的には多結晶シリコンであるから、多結晶シリコン導電性プラグ２０は容量２４を形成するために使用される酸素アニール処理により酸化を始めることになる。プラグ２０の頭部のこの酸化はいくつかの集積の問題を生じさせる。第１に、プラグ２０への電気的コンタクトはプラグ２０の上の頭部酸化物層のためより困難にされる。さらに、多結晶シリコンが二酸化シリコン（ＳｉＯ_２）に変換される際の多結晶シリコンに対する膨脹係数（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｅｘｐａｎｓｉｏｎ）はほぼ２．２でありかつプラグ２０、基板、および上に横たわる導電層内で何らかの不必要な機械的ストレスを生じる結果となる。
【０００５】
しかしながら、多結晶シリコンは一般にプラグ２０の上の酸化物層が形成され始めるに応じて酸化を累進的に（ｐｒｏｇｒｅｓｓｉｖｅｌｙ）より困難にするパッシベイション層を形成する。さらに、伝統的なエッチングプロセスが存在し、これはプラグ２０の上部のこの望ましくない酸化された層を除去できるようにしコンタクトが少なくとも可能になるようにする。これらの理由のため、多結晶シリコン領域２０の酸化およびそれによる歩留りの低下は集積を達成するために多結晶シリコンプラグの処理を使用するＩＣ製造設備において黙許されまたは大目に見られる。
【０００６】
別の実施形態では、もし多結晶プラグの酸化がＩＣ製造設備において許容されない場合は、処理を変更することができる。この変更されたプロセスでは、多結晶シリコンプラグ２０は図１の容量２４が形成される後まで形成されない。この別の実施形態では、コンタクト１８は図１において第１の組のリソグラフマスクによって形成される。容量２４が次に第２の組のリソグラフマスクを使用して形成される。最後に、コンタクト２０が容量２４およびプラグ１８に引き続き第３の組のリソグラフマスクを使用して形成される。この理論は、もしプラグ２０が容量２４の前に形成されなければ、容量の新種の処理はプラグ２０を害することはできないということである。しかしながら、前記プロセスにおいて異なる時間にコンタクト１８および２０を形成するこのプロセスは結果として余分の処理工程、余分のマスク、増大したコスト、低減したスループット、およびプラグ２０を形成するためのより困難なエッチングプロセスを生じる。従って、このプロセスは上で述べたプラグ２０の多結晶シリコンの酸化が避けられるという利点を有するものの、この代替集積プロセスにおいてはかなりの他の問題が生じる。
【０００７】
【発明が解決しようとする課題】
前記問題をより複雑にすることは、現在の伝統的なＭＯＳ論理装置はタングステン（Ｗ）プラグ技術を使用していることである。多結晶シリコンプラグの代わりにタングステンプラグを使用することは組込みＤＲＡＭに大きな障壁を提起し、それはタングステン（Ｗ）を使用することは図１において説明しかつ示した酸化プロセスを大きく悪化させるからである。もしタングステンがプラグ２０として使用されれば、タングステンは多結晶シリコンまたはポリシリコンよりもずっと早くかつずっと低い温度で酸化する。このため、組込み強誘電体容量２０の酸素アニールは保護されないタングステンプラグのはるかに多くの損傷および多くの酸化を引き起こす。２．２の係数で膨脹する多結晶シリコンと異なり、タングステンはほぼ３．０の係数で膨脹し半導体装置内ではるかに大きな機械的ストレスを生じさせる。多結晶シリコンと異なり、タングステン（Ｗ）は比較的高速度で酸化し、それは前記表面に形成されたタングステン酸化物の層は引き続く酸化に対して限られた能力の保護を有するのみであるためである。言い換えれば、タングステンはもし酸素への露出の長さが長ければタングステンは完全に消費されるまで酸化し続けることになる。酸化に際してのタングステンの容積の膨脹は結果としてプラグ材料のコンタクト開口からの押出しを生じ引き続く集積を実行できないものとする。さらに、限られた量のＷのみが酸化されても、タングステン酸化物をプラグ２０の上部から除去できる伝統的なエッチング化学方法はなくそれによってプラグ２０への有効な電気的頭部コンタクトが、いったん強誘電体容量の処理の間に酸化が生じれば、完全に失われることになる。
【０００８】
従って、ＭＯＳタングステンプラグ技術と共に組込まれる強誘電体容量の形成を可能にするプロセスが必要であり、それは現在の技術はタングステンプラグの酸化および機能しない装置を生じる結果となるからである。言い換えれば、タングステンプラグを含むＭＯＳ論理と共にオンチップで強誘電体装置を集積することは技術的に前に見られなかった集積上の新しい問題を生じる。
【０００９】
【課題を解決するための手段】
一般に、本発明はタングステン（Ｗ）プラグを使用するＭＯＳトランジスタ技術と共にオンチップで組み込まれる強誘電体ＤＲＡＭメモリアレイ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＤＲＡＭ ｍｅｍｏｒｙ ａｒｒａｙｓ）を形成するための方法に関するものである。強誘電体ＤＲＡＭ容量は誘電体材料を含み該誘電体材料は該誘電体を活性化しかつ該誘電体を機能するものとするために酸素アニール（ｏｘｙｇｅｎ ａｎｎｅａｌｓ）を必要とする。残念なことに、この酸素アニールはタングステンプラグがＭＯＳトランジスタのために好適に形成される時点の後に行われる。従って、容量層にコンタクトしないタングステンプラグは大気中に露出されかつ酸素強誘電体アニールによって直接影響を受け、それによってタングステンは容易に酸化し始めることになる。タングステンは、導電性プラグのために使用される他の材料と異なり、非常に早い速度でかつ低い温度で酸化する。タングステンは、他の導体と異なり、タングステンから酸化タングステンへと変わるときに大きな膨脹係数（３．０）を有しかつ大きなストレスを生じさせかつ集積回路（ＩＣ）内の歩留りの低下を引き起こす。ダングステンは、多結晶シリコンと異なり、比較的早い速度で酸化し、それは表面に形成されたタングステン酸化物の層がその後の酸化に対する限られた保護能力をもつためであり、かつタングステン（Ｗ）はプラグ内のすべてのタングステンが完全に消費されるまで酸化し続けることになる。さらに、酸化したタングステンプラグの頭部上のタングステン酸化物を除去するために使用できＭＯＳプロセスと容易に統合できる知られたエッチング化学はない。従って、このタングステン酸化問題なしにかつスループット、コスト、およびＩＣの歩留りに悪影響を与えることなく同じチップ上に強誘電体ＤＲＡＭ技術がタングステンプラグのＭＯＳ技術と統合できるようにするプロセスの必要性が存在する。
【００１０】
強誘電体ＤＲＡＭセルがタングステンプラグのＭＯＳ技術の集積と混合されたときに生じるタングステン酸化問題の解決方法は任意選択的な犠牲的障壁領域（ｓａｃｒｉｆｉｃｉａｌ ｂａｒｒｉｅｒ ｒｅｇｉｏｎ）を使用することを含む。要するに、強誘電体容量の底部電極を形成するために使用されるのと同じ材料がまた強誘電体容量とコンタクトされるべきでないタングステンプラグの上に酸素障壁領域を形成するために使用される。典型的には、このバリア領域または障壁領域はいくらかのイリジウム層（ｉｒｉｄｉｕｍ ｌａｙｅｒ）から形成され、それはイリジウムは強誘電体容量電極のための良好な導体層でありかつ同時に下に横たわるタングステン領域の酸化を容易に防止する良好な酸素障壁であるためである。従って、イリジウムその他の障壁層を利用するここに教示されるプロセスは従来技術に対して改善となり、それはタングステン酸化が完全にまたは実質的に避けられるからである。さらに、ここに教示されるプロセスはここで説明した従来技術の解決方法に関する場合のようなスループットを低減させることがなく、製造コストを実質的に増大することなく、余分のマスクまたはエッチング工程を加えることなく、あるいはＭＯＳエッチングプロセスを複雑にすることなく、タングステンプラグの保護を導入する。
【００１１】
【発明の実施の形態】
本発明の特徴および利点は図面と組み合せて以下の詳細な説明を参照することによりさらに明瞭に理解することができる。図面においては同じ参照数字は同様のまたは対応する部分を表している。次に本発明の実施形態につき図２〜図８を参照して説明する。
【００１２】
図２は、トランジスタおよび少なくとも２つのタングステン（Ｗ）プラグを形成するために使用される開始工程を示す。図２は基板３０を示している。基板３０は典型的にはシリコン基板であるが、ゲルマニウム、ガリウムひ素、その他を含む任意の半導体基板とすることができ、かつまたシリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板とすることもできる。アイソレーション領域３２が基板３０内に形成される。図２においては、アイソレーション領域３２はトレンチアイソレーション領域として図示されている。フィールド酸化物ＬＯＣＯＳその他のような任意の他のアイソレーション機構をこのフィールドアイソレーションのために使用できることに注目すべきである。
【００１３】
図２は、第１の電流電極３４、第２の電流電極３６、ゲート誘電体３８、および多結晶シリコンゲート電極４０ａを有するトランジスタの形成を示している。ソースおよびドレイン電極３４および３６は技術的に知られたセルフアライン方式のイオン注入工程によって形成される。図２に示されていない、他の形式では、基板３０内に電極３４および３６として低ドープドレイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）領域を形成することができる。ゲート誘電体層３８は典型的には熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）によって形成されかつ典型的には厚さで４０オングストロームと１００オングストロームとの間にある。他の形式では、ゲート誘電体３８は被着された（ｄｅｐｏｓｉｔｅｄ）誘電体および／または熱成長された誘電体を備えた複合ゲート誘電体とすることができる。多結晶シリコンゲート電極４０ａは第１の層の多結晶シリコンを被着することによって形成される。リソグラフ処理およびエッチング処理が使用されて多結晶シリコンの第１の層が図２に示されるゲート電極４０ａならびにメモリアレイのための導電性メモリアレイ相互接続部４０ｂおよび４０ｃへと区分される（ｓｅｇｍｅｎｔ）。ここで示されているソースおよびドレイン電極および／またはここで示されているゲート電極は任意選択的にサリサイド化（ｓａｌｉｃｉｄｅｄ）あるいはケイ化物化またはシリサイド化（ｓｉｌｉｃｉｄｅｄ）されて高融点金属内容を含むようにすることができることに注意を要する。
【００１４】
多結晶シリコンゲート電極４０ａの形成の後に、層間またはインターレベル（ｉｎｔｅｒ−ｌｅｖｅｌ）誘電体４２が被着される。好ましい形式では、層間誘電体はテトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）層またはＴＥＯＳおよびオゾン（ｏｚｏｎｅ）ＴＥＯＳの組合せであり改善されたボイド充填能力を提供する。他の形式では、層４２はボロフォスフォシリケートガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＢＰＳＧ）、窒化シリコン、エッチストップ層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒｓ）、研磨停止（ｐｏｌｉｓｈ ｓｔｏｐ ｌａｙｅｒｓ）、または同様の誘電体材料を含むことができる。層間誘電体４２が始めに被着されたとき、層間誘電体４２は通常順応的（コンフォーマル：ｃｏｎｆｏｒｍａｌ）でありかつ領域４０ａ，４０ｂおよび４０ｃのような平坦でない（ｎｏｎ−ｐｌａｎａｒ）下に横たわる特徴形状部により平坦でない地形または形態（ｔｏｐｏｇｒａｐｈｙ）を有する。層４２の頭部面を平坦化するため、化学機械研磨（ＣＭＰ）工程が使用されるのが好ましい。あるいは、化学機械研磨（ＣＭＰ）はレジストエッチバック（ｒｅｓｉｓｔ ｅｔｃｈ ｂａｃｋ：ＲＥＢ）プロセスまたはブランケットエッチバック（ｂｌａｎｋｅｔ ｅｔｃｈ ｂａｃｋ）プロセスと置き換えることができこれは主として機械的に研磨する性質の代わりに主に化学的相互作用により誘電体層を除去しかつ平坦化する。ＣＭＰまたはレジストエッチバックプロセスからの結果が図２においてプレーナ層または平坦層４２として示されている。
【００１５】
層４２がＣＭＰまたはＲＥＢによって平坦化された後、コンタクト開口が図２に示されるように形成される。第１のコンタクト開口は第１の電流電極３６を露出するよう形成されかつ第２のコンタクト開口は第２の電流電極３４を露出するよう形成される。次にタングステン（Ｗ）の層が化学蒸着（ＣＶＤ）プロセスによって被着される。このタングステンの始めの被着は図２のコンタクト開口を充填するのみならなず、層間誘電体（ＩＬＤ）４２の頭部の平坦な面をも覆うことになる。従って、ＣＭＰまたはレジストエッチバックプロセスがタングステン層を図２に示されるようにタングステンプラグ４４および４６へと低減または低下させるために必要とされる。図２のタングステンプラグ４４および４６はタングステン、タングステンシリサイド、または同様のタングステン含有材料によって形成されることに注目することが重要である。さらに、タングステンプラグ４４および４６はタングステン（Ｗ）のバルクのＣＶＤ被着が行われる前に窒化チタン（ｔｉｔａｎｉｕｍ ｎｉｔｒｉｄｅ：ＴｉＮ）、タングステンチタン（ｔｉｔａｎｉｕｍ ｔｕｎｇｓｔｅｎ：Ｔｉ／Ｗ）、または同様のライナまたはライナ層の複合体の内の１つまたはそれ以上によって裏打ちする（ｌｉｎｅｄ）ことができる。
【００１６】
図３は、底部電極および障壁材料領域（ｂａｒｒｉｅｒ ｍａｔｅｒｉａｌ ｒｅｇｉｏｎ）がタングステンプラグ４４および４６の上に一面にまたは一様に被着またはブランケット被着されている（ｂｌａｎｋｅｔｌｙ ｄｅｐｏｓｉｔｅｄ）ことを示す。好ましい形態では、前記底部電極および障壁層は少なくともイリジウム層を含むことになる。他の形態では、前記底部電極および障壁またはバリア層は第１の層のイリジウムおよび第２の層のプラチナ（ｐｌａｔｉｎｕｍ）を含む。さらに別の形態では、イリジウムはプラチナに置き換えることができる。さらに別の形態では、前記底部電極および障壁層は複合層としてイリジウムおよびイリジウム酸化物を含むことができる。さらに、底部電極および障壁層の双方は単一層のイリジウムまたはイリジウムからなる導体の被着によって形成できる。いったんこのブランケット底部電極層および障壁層が被着されると、フォトレジスト・リソグラフ処理およびエッチング技術が使用されてこの底部電極および障壁層を底部容量電極４８ｂおよび障壁領域４８ａへと区切りまたはセグメント化する。イリジウムまたはイリジウム・プラチナ複合体の除去はアルゴンイオンのミリング（ａｒｇｏｎ ｉｏｎ ｍｉｌｌｉｎｇ）（または同様のイオンミリングプロセス）および／または塩素（ｃｈｌｏｒｉｎｅ）エッチング化学を使用したプラズマエッチング処理によって行われる。さらに、イリジウムは典型的にはスパッタ被着によって形成されかつ任意選択的なプラチナもまたスパッタリングプロセスによって被着される。
【００１７】
図３は、領域４８ａの厚さはＸで示されていることを図示している。この寸法Ｘは、大部分のプロセスに対し、前記障壁層またはバリア層は下に横たわるタングステンプラグ４４および４６を完全に保護するため最小厚さＸに等しいかあるいはそれより厚いことが要求されることを示している。もし層４８の厚さが前記厚さＸであるかあるいはそれより大きければ、タングステンプラグ４４および４６はその後の強誘電体ＤＲＡＭ容量誘電体の酸素（Ｏ_２）アニーリングの悪い結果から完全に保護されることになる。典型的には、前記厚さＸは層４８ａおよび４８ｂを形成するために使用される複合層の種別に依存してかつ図６においてその後使用される酸素アニールプロセスの形式に依存して数１００オングストロームから２，５００オングストロームまでのいずれかにおよぶことになる。図３はまた領域４８ａのリソグラフ・パターニングは領域４８ａのリソグラフ寸法／幅が図３に示されるようにＸに等しいかあるいはそれより大きな寸法だけタングステンプラグ４４のエッジ／側壁から離されるようにしなければならないことを示している。もし領域４８ａがタングステンプラグ４４の側壁にあまりにも近くリソグラフによってパターニングされれば、酸素は障壁４８ａを通ってしみ出しあるいは漏れることができかつタングステンプラグ４４のコーナ部分を酸化し始めこれは低下した歩留りを生じる結果となる過度のストレスおよび大きなタングステン酸化を生じさせることになる。従って、領域４８ａの適切な厚さおよび適切なリソグラフ間隔が図６によって教示される酸素アニールプロセスからコンタクトプラグ４４の完全な保護を保証するために必要とされる。
【００１８】
図４〜図５は、図３の領域４８ａおよび４８ｂのために使用できる２つの異なる形状レイアウトの実施形態の２つの異なる頭部透視図を示す。図４は２つのタングステンプラグが設けられた容量コンタクトホール４６を示す。各々のタングステンプラグが設けられた容量コンタクト４６はイリジウムまたはパラジウム（ｐａｌｌａｄｉｕｍ）を含みかつ任意選択的にプラチナ、イリジウム酸化物またはＴｉＮの内の１つまたはそれ以上を含む、リソグラフパターニングされかつエッチングされた底部容量電極４８ｂの下に横たわっている。底部電極４８ｂの回りの領域はフォトレジスト・マスキングおよびイオンミリングおよび／または塩素エッチング処理によって除去されて図４に示されるように下に横たわるＩＬＤ４２を露出している。図４においては、集積回路（ＩＣ）のすべての他の領域は個々のコンタクト４４のリソグラフ寸法にかかわりなく障壁層４８ａによってブランケット保護されかつ封入されて（ｅｎｃａｐｓｕｌａｔｅｄ）いる。領域４８ａをパターニングするためにこのプロセスを使用することは図３によって説明した厚さＸおよびリソグラフ距離Ｘが常に適切であることを保証する。しかしながら、露出した酸化物４２の欠如は結果としてその後のエッチング処理の終了点または終点の指示（ｅｎｄｐｏｉｎｔｉｎｇ）がそうでなければ可能であったよりも困難になる。
【００１９】
図５は、改善されたエンドポイント検出能力を生じることになる図３の領域４８ａおよび４８ｂの別の構成の頭部透視図を示す。図５においては、ＤＲＡＭタングステンプラグ接続４６はリソグラフパターニングされかつエッチングされた底部容量電極４８ｂの下に横たわり、従って電極４８ｂが適切な酸素障壁保護を提供できるようにする。さらに、タングステンプラグ４４を囲みかつ強誘電体ＤＲＡＭ酸化アニール処理から保護する、領域４８ａは表面領域全体から低減されてエンドポイントの目的のため下に横たわる酸化物４２のより多くを露出している。接近した（ｃｌｏｓｅ）設計ルールの制約内に置かれた非ＤＲＡＭ結合コンタクト（ｎｏｎ−ＤＲＡＭ−ｃｏｕｐｌｅｄ ｃｏｎｔａｃｔｓ）４４は図５の頭部に示されるように単一バリア領域４８ａ内にグループ化される必要があるかもしれないことに注目することが重要である。もしこれが当てはまらなければかつ各々の接近して分離されたコンタクト４４がリソグラフ的に分離されたバリア領域４８ａを必要とすれば、ＭＯＳ論理の表面領域はいくらかのまたはすべてのデバイスにおいて悪影響を受けることになる（すなわち、設計ルールの寸法が拡大される必要があるかもしれない）。他のコンタクト４４からより大きな距離で物理的に分離されている分離されたコンタクト（ｉｓｏｌａｔｅｄ ｃｏｎｔａｃｔｓ）４４は表面積または最小設計ルールの制約に悪影響を与えることなくそれら自身の排他的な領域４８ａによって封入されかつバリア保護されることができる。
【００２０】
図６は、容量の誘電体層５２が前記底部電極４８ｂの上に横たわって被着されていることを示している。一般に、誘電体５２は任意の強誘電体材料または高い誘電率（高Ｋ）材料とすることができる。好ましい形態では、層５２はＢＳＴ（Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３）の層として形成される。他の実施形態では、層５２はＰＺＴ（ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）、ＰＬＺＴ（ＬａをドープしたＰＺＴ）、あるいは鉛（Ｐｂ）を基礎とした強誘電体または高誘電率の誘電体として形成される。さらに他の実施形態では、層５２はＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）、ＳＢＮ（ＳｒＢｉ_２Ｎｂ_２Ｏ_９）、またはＳＢＮＴ（ＳｒＢｉ_２Ｎｂ_ｘＴａ_１−ｘＯ_９）のような、ビスマス（Ｂｉ）の層のあるペロブスカイト（ｂｉｓｍｕｔｈ（Ｂｉ）ｌａｙｅｒｅｄ ｐｅｒｏｖｓｋｉｔｅ）から構成することができる。上に述べたように、前記メモリ回路はＤＲＡＭとすることができかつ前記誘電体層５２は好ましくは高誘電率またはパラエレクトリック（ｐａｒａｅｌｅｃｔｒｉｃ）材料とされる。あるいは、前記メモリ回路は強誘電体不揮発性メモリとすることができかつ前記誘電体層５２は強誘電体フェーズの材料とされる。
【００２１】
１つの形態では、前記誘電体５２は被着またはデポジションの間に該被着環境に酸素を入れることにより酸素（Ｏ_２）環境にインシトゥ露出することができる（ｉｎ−ｓｉｔｕ ｅｘｐｏｓｅｄ）。さらに別の形態では、層５２は酸化された強誘電体ターゲットからスパッタリングすることができ、この場合該ターゲットにおける酸化物は雰囲気中にいくらかの酸素を提供する。さらに別の形態では、層５２は始めにスパッタリングまたは被着され、かつ次にエクスシトゥ様式で（ｉｎ ａｎ ｅｘ−ｓｉｔｕ ｍａｎｎｅｒ）の被着またはデポジションの後に酸素アニール環境に露出される。この場合、酸素アニールは典型的にはセ氏５００度およびセ氏６５０度の間で行なわれる。酸素アニール環境は完全に酸素である必要がなく、不活性キャリアのような、他の気体を含んでいてもよいことに注意を要する。さらに別の形態では、層５２は酸化されたスパッタターゲット、インシトゥ酸素露出、および／またはポスト被着エクスシトゥ酸素アニールのいずれかの組合せによって酸素に露出してもよい。いずれにしても、層５２はプラグ４４を雰囲気中における酸素原子から保護するために図３〜図５の領域４８ａが依然として半導体装置の上に存在する間に酸素アニールプロセスにさらされる。
【００２２】
容量誘電体５２の形成の後に、該容量の導電性頭部電極が形成される。この電極の第１の部分は図６において層５４として図示されている。層５４は図３の底部電極４８ｂと非常に類似している。言い換えれば、層５４はイリジウムまたはパラジウムを含みかつ任意選択的にプラチナ、他の高融点金属、および／またはイリジウム酸化物の内の１つまたはそれ以上を含んでいる。窒化チタン（ＴｉＮ）バリアまたは障壁層５６が層５４の上に横たわって形成される。層５６は反射防止コーティング（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ：ＡＲＣ）およびその後のＤＲＡＭ容量コンタクトのためのエッチストップ層として使用される（図８を参照）。
【００２３】
１つの形態では、層５２は層５４および５６と独立にアニールおよびエッチングすることができる。しかしながら、好ましい実施形態では、層５２，５４および５６は全て層５４のデポジションまたは被着の前に層５２の酸素アニールを行なった後に単一のリソグラフおよびエッチング工程でリソグラフパターニングおよびエッチングされる。図６に示されていない、１つの形態では、層５４および５６のエッチングによって上部電極を画定するために使用されるこのエッチングプロセスはバリア領域４８ａに影響を与えない（ｎｏｔ ｅｆｆｅｃｔ）。言い換えれば、図３の領域４８ａは、図６に示されたものと異なり、最終的な装置において後に残されることができる。しかしながら、層４８ａを後に残すことは何らかの望ましくないが耐えられる可能性ある結果を生じる。１つの主な不都合は層４８ａは導電性でありかつコンタクト４４の設計ルール間隔がかなり増大する結果となることである。したがって、設計ルールのこの増大を避けかつ再設計の必要性なしに組込まれた装置内の前に設計された論理ゲートの全てを完全に利用するために、層５２，５４および５６の部分をエッチングするために使用されるエッチング処理はまた領域４８ａを水面（ｗａｆｅｒ ｓｕｒｆａｃｅ）から除去するために利用される。
【００２４】
図６の終りにおける、結果は非ＤＲＡＭ電極相互接続の目的でその後使用される（例えば、センスアンプ、ビットライン、ＭＯＳ論理、その他に結合される）完全に機能する非酸化タングステンプラグと共に強誘電体の酸素アニールされた組込みＤＲＡＭ構造を完全に集積したものとなる。このチップのＭＯＳ論理またはＣＰＵ部分における全てまたは大部分のトランジスタは除去可能な領域４８ａによって全てのノードが保護されかつ電極４８ｂによって覆われるノードがなく、それはＤＲＡＭ容量が典型的にはＭＯＳ論理領域内に存在しないからである。したがって、図６に示されるメモリセルはタングステン（Ｗ）プラグを備えたマイクロコントローラ、中央処理ユニット（ＣＰＵ）、任意のマイクロプロセッサまたは任意の他のメモリを含む装置と共に埋込みまたは組込み様式で容易に集積できる。
【００２５】
図７は、容量の形成が完了した後に行なわれる処理を示す。図７は他の層間誘電体（ＩＬＤ）５８が被着されかつ化学機械研摩（ＣＭＰ）またはエッチングされて平坦な層を形成することを示している。層５８内に導電性プラグ６０を形成するために開口が形成される。
【００２６】
重要な処理の利点につき図７を参照して説明する。図７の右側部分は深さＹまたは厚さＹを示している。深さまたは厚さＹは上に横たわる金属層に対しソースおよびドレイン領域３４をコンタクトするためにコンタクトが形成されなければならない厚さである。図７の左側部分は深さＺを示している。深さＺは頭部容量電極５４および５６と接触してコンタクトプラグを形成するために除去されなければならない酸化物の量である。ここで説明した従来技術においては、プラグ酸化を避けるための１つの方法は図６において強誘電体容量が形成を完了してから長い時間の後に図７においてプラグ６０および４４全体を形成することであった。しかしながら、もしこのプロセスが使用されれば、頭部電極５４および５６を大きくオーバエッチングしまたは損傷することなくソースおよびドレイン３４を深さＹへと露出することができ一方また前記頭部電極を深さＺまで露出するエッチング処理を開発しなければならない。
【００２７】
前記酸化物層を深さＹまでエッチングするために、深さＺによって露出された容量電極に対するかなりのオーバエッチングまたはエッチング化学剤の過度の露出の結果図７における強誘電体容量の頭部電極に大きな損傷を生じることが見出だされている。この容量電極の損傷は歩留まりおよび製品の性能を低下させる（例えば、コンタクトの抵抗に影響を与え得る）。したがって、図２および図３において早期にタングステン（Ｗ）プラグ４４を形成しかつ該タングステン（Ｗ）プラグ４４を図３〜図６における領域４８ａによって保護することにより、エッチング深さＺをサポートする一方で深さＹ全体までエッチングするために必要とされる複雑なエッチングはもはや必要ではなくなる。その代わりに、エッチングは容量電極を受け入れ可能な状態に維持する一方でプラグ６０を形成するためにのみ必要とされる。これは深さＺおよびＹを同時にエッチングするためのエッチングプロセスよりも達成するのがずっと容易である。図７においてはプラグ６０のみを形成する必要があり、それはソース／ドレイン３４と接触している、プラグ４４は予め形成されかつ図２〜図３において保護されるからである。
【００２８】
したがって、図２〜図６のプロセスは論理プロセスの大きな崩壊または損傷なしにＭＯＳタングステンプラグ技術へと強誘電体ＤＲＡＭ集積を可能にするのみならず、オーバエッチング処理の低減により改善された歩留まりを可能にする。したがって、図７の容量層５４および５６は従来技術の容量が経験するよりもオーバエッチングにさらされることがずっと少なくかつ損傷がずっと少ない。この付加的な利点は、前述のように、伝統的なＭＯＳ論理装置の処理を複雑にすることなく、論理ゲートの再設計を必要とすることなく、かつ余分のマスク工程を組み込まれたＤＲＡＭまたはＭＯＳ論理プロセスに加えることなく得ることができる。
【００２９】
図８は、同じチップ上に機能するメモリアレイおよびＣＰＵ ＭＯＳ論理構造を形成するために図２〜図７で形成された容量、ゲート電極、およびソースならびにドレインを相互接続するために必要なバックエンドまたは後処理の全てを示す。図８は層間誘電体（ＩＬＤ）６４を備えた第１の層またはレベルの金属６２を示している。さらに、プラグ６６を形成するためにＣＭＰおよび導電性プラグ処理が使用されている。ここではデュアルインレイド処理（Ｄｕａｌ ｉｎ−ｌａｉｄ ｐｒｏｃｅｓｓｉｎｇ）またはダマスク処理（ｄａｍａｓｃｅｎｅ ｐｒｏｃｅｓｓｉｎｇ）を使用することができる。図８はまたは第２の層またはレベルの金属６８およびさらに他の層間誘電体（ＩＬＤ）７０を示している。これもまた集積回路（ＩＣ）接合パッド（図示せず）を形成する最後のレベルまたは層の金属７２はパッシベイション層７４によって封入されあるいは不動態化され、該パッシベイション層７４はプラズマ強化窒化物（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｎｉｔｒｉｄｅ：ＰＥＮ）、フォスフォシリケートガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）、オキシナイトライドまたは酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）、あるいはそれらの何らかの組合わせの１つである。
【００３０】
本発明が特定の実施形態に関して示されかつ説明されたが、当業者にはさらに他の変更および改善を成すことができるであろう。例えば、選択的成長技術を使用して導電性プラグを形成することができる。したがって、この発明は特定の示された実施形態に限定されるのではなくかつ添付の特許請求の範囲によりこの発明の精神および範囲から離れることのない全ての変更をカバーすることを意図していることが理解されるべきである。
【００３１】
【発明の効果】
以上のように、本発明によれば、従来技術の問題を解決し、大きな論理プロセスの崩壊または損傷なしにＭＯＳタングステンプラグ技術へと強誘電体ＤＲＡＭ集積を可能にするのみならず、オーバエッチングの低減により改善された歩留まりを与えることができる。
【図面の簡単な説明】
【図１】酸化して歩留まりを低下させあるいは装置を機能しないものとする従来技術の露出されたプラグの問題を説明するための断面図である。
【図２】本発明にしたがってタングステンプラグと共に形成されたＭＯＳトランジスタ技術とオンチップで強誘電体組込みＤＲＡＭを形成するための開始工程を示す断面図である。
【図３】本発明にしたがってタングステンプラグと共に形成されたＭＯＳトランジスタ技術とオンチップで強誘電体組込みＤＲＡＭを形成するための開始工程を示す断面図である。
【図４】本発明にしたがって図３に示されたタングステンプラグ保護層のための構成を示す頭部斜視図である。
【図５】本発明にしたがって図３に示されたタングステンプラグ保護層のための構成を示す頭部斜視図である。
【図６】本発明にしたがってＭＯＳタングステンプラグ方式のトランジスタとオンチップで組込み強誘電体ＤＲＡＭを形成するための最終工程を示す断面図である。
【図７】本発明にしたがってＭＯＳタングステンプラグ方式のトランジスタとオンチップで組込み強誘電体ＤＲＡＭを形成するための最終工程を示す断面図である。
【図８】本発明にしたがってＭＯＳタングステンプラグ方式のトランジスタとオンチップで組込み強誘電体ＤＲＡＭを形成するための最終工程を示す断面図である。
【符号の説明】
３０ 基板
３２ アイソレーション領域
３４ 第１の電流電極
３６ 第２の電流電極
３８ ゲート誘電体
４０ａ 多結晶シリコンゲート電極
４０ｂ，４０ｃ 導電性メモリアレイ相互接続
４２ 層間誘電体
４４，４６ タングステンプラグ
４８ａ バリア領域
４８ｂ 底部容量電極
５２ 容量誘電体層
５４，５６ 頭部電極層
５８ 層間誘電体
６０ 導電性プラグ
６２ 第１層金属
６４ 層間誘電体
６６ プラグ
６８ 第２層金属
７０ 層間誘電体
７２ 最終層金属
７４ パッシベイション層

Claims (4)

1. 第１電流電極（３６）と第２電流電極（３４）とを有したトランジスタ（４０Ａ，３８，３６，３４）を基板に形成する工程と、
   前記トランジスタの第１電流電極と接触する第１導電性コンタクトプラグ（４６）と、前記第１導電性コンタクトプラグ（４６）から離間し及び前記トランジスタの第２電流電極と接触する第２導電性コンタクトプラグ（４４）とを形成する工程と、
   前記第１導電性コンタクトプラグを覆う電極（４８ｂ）と前記第２導電性コンタクトプラグを覆うバリア領域（４８ａ）とを形成する工程と、
   前記バリア領域が周囲雰囲気による前記第２導電性コンタクトプラグへの接触を防止することによって前記第２導電性コンタクトプラグの酸化を防止する間に、同周囲雰囲気に露出された容量誘電体（５２）を前記第１導電性コンタクトプラグを覆う電極に接触させて形成する工程と、
   前記容量誘電体の上方に少なくとも１つの頭部電極導電層（５４）を形成する工程と、
   前記少なくとも１つの頭部電極導電層の一部をエッチングすることによって前記第１導電性コンタクトプラグと電気的に接触する容量を形成する工程とからなる、半導体装置の製造方法。
2. 第１電流電極（３６）と第２電流電極（３４）とを有したトランジスタ（４０Ａ，３８，３６，３４）を基板（３０）に形成する工程と、
   前記トランジスタの第１電流電極に接触させてタングステンからなる第１導電性コンタクトプラグ（４６）を、同トランジスタの第２電流電極に接触させてタングステンからなる第２導電性コンタクトプラグ（４４）を形成する工程と、
   前記第１導電性コンタクトプラグを覆うとともに少なくとも部分的にイリジウムから形成されて底部容量電極の少なくとも一部として機能する電極（４８ｂ）と、前記第２導電性コンタクトプラグを覆うバリア領域（４８ａ）とを形成する工程と、
   前記バリア領域が酸素雰囲気による前記第２導電性コンタクトプラグの酸化を防止している間に同酸素雰囲気に露出された容量誘電体（５２）を前記底部容量電極の少なくとも一部として機能する電極に接触させて形成する工程と、
   前記容量誘電体の上方にイリジウムからなる頭部電極導電層（５４）を形成して頭部容量電極の少なくとも一部を形成する工程と、
   前記少なくとも１つの頭部電極導電層と前記容量誘電体と前記バリア領域との一部をエッチングすることによって前記第１導電性コンタクトプラグと電気的に接触する容量を形
   成する工程と、
   前記第２導電性コンタクトプラグにビットラインコンタクトを形成する第３導電性コンタクトプラグと前記頭部電極導電層に電気的に接触する第４導電性コンタクトプラグとを形成する工程とからなる、半導体装置の製造方法。
3. トランジスタの第１電流電極（３６）に接続された第１導電性コンタクトプラグ（４６）と、前記第１導電性コンタクトプラグから離間し及び前記トランジスタの第２電流電極（３４）に接触する第２導電性コンタクトプラグ（４４）とを形成する工程と、
   前記第１導電性コンタクトプラグを覆って底部容量電極の少なくとも一部として機能する第１イリジウム層（４８ｂ）と前記第２導電性コンタクトプラグを覆う第２イリジウム層（４８ａ）とを形成する工程と、
   前記第１イリジウム層を覆って強誘電性誘電体（５２）を形成する工程と、
   前記第２導電性コンタクトプラグが前記第２イリジウム層によって酸素アニールから保護される間に前記強誘電性誘電体を酸素アニールに露出する工程と、
   頭部容量電極の少なくとも一部として機能する導電層（５６）を前記強誘電性誘電体の上方に形成する工程と、
   前記導電層と、前記強誘電性誘電体と、前記第２イリジウム層とをエッチングする工程とからなる半導体装置の製造方法。
4. 半導体装置におけるＤＲＡＭ容量電極と接触させるための第１導電性プラグと同半導体装置におけるＭＯＳ論理装置と接触させた第２導電性プラグとをタングステンから形成する工程と、
   前記第１導電性プラグを覆う前記ＤＲＡＭ容量電極を形成するとともに前記第２導電性プラグの上方にバリア領域を形成するイリジウム層（４８ａ，４８ｂ）を形成する工程と、
   前記半導体装置の第２導電性プラグを覆っているイリジウム層が存在しないように、前記イリジウム層の一部（４８ａ）を前記第２導電性プラグの上方から最終的に除去する工程とからなる半導体装置の製造方法。

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