JP3144405B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP3144405B2 JP3144405B2 JP33424798A JP33424798A JP3144405B2 JP 3144405 B2 JP3144405 B2 JP 3144405B2 JP 33424798 A JP33424798 A JP 33424798A JP 33424798 A JP33424798 A JP 33424798A JP 3144405 B2 JP3144405 B2 JP 3144405B2
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Description
【０００１】
【発明の属する技術分野】本発明は強誘電体容量素子を
備えた半導体記憶装置の製造方法に関し、特に、ソース
−ドレイン領域におけるコンタクト抵抗の増加が防止さ
れた半導体記憶装置の製造方法に関する。
備えた半導体記憶装置の製造方法に関し、特に、ソース
−ドレイン領域におけるコンタクト抵抗の増加が防止さ
れた半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】強誘電体膜を容量素子中の絶縁膜として
使用するランダムアクセスメモリ（以下、ＦｅＲＡＭと
いう）は、不揮発性、高速性、低消費電力、高書き換え
耐性等の特長を兼ね備えていることから理想的メモリデ
バイスとして近年注目を集めており、その研究開発が盛
んに行われている。
使用するランダムアクセスメモリ（以下、ＦｅＲＡＭと
いう）は、不揮発性、高速性、低消費電力、高書き換え
耐性等の特長を兼ね備えていることから理想的メモリデ
バイスとして近年注目を集めており、その研究開発が盛
んに行われている。
【０００３】しかし、チタン酸ジルコン酸鉛（ＰＺＴ：
Ｐｂ（Ｚｒ，Ｔｉ)Ｏ3）膜、ストロンチウムビスマスタ
ンタレート（ＳＢＴ：ＳｒＢｉ2Ｔａ2Ｏ9）膜等の強誘
電体膜は還元性雰囲気及び熱処理等による応力に対して
ヒステリシスループが変形しやすく特性が劣化しやす
い。このため、水素ガス雰囲気中での処理及び熱処理が
多用されるシリコン集積回路の製造工程と強誘電体膜と
の相性は悪く、シリコン集積回路上に優れた特性の強誘
電体容量素子を作製することは極めて困難である。
Ｐｂ（Ｚｒ，Ｔｉ)Ｏ3）膜、ストロンチウムビスマスタ
ンタレート（ＳＢＴ：ＳｒＢｉ2Ｔａ2Ｏ9）膜等の強誘
電体膜は還元性雰囲気及び熱処理等による応力に対して
ヒステリシスループが変形しやすく特性が劣化しやす
い。このため、水素ガス雰囲気中での処理及び熱処理が
多用されるシリコン集積回路の製造工程と強誘電体膜と
の相性は悪く、シリコン集積回路上に優れた特性の強誘
電体容量素子を作製することは極めて困難である。
【０００４】特に、従来のＣＭＯＳプロセスにＦｅＲＡ
Ｍを混載させようとする場合には、ＣＭＯＳロジック部
の特性を変化させることなく作製する必要があるため、
ＣＭＯＳプロセスの構造変更及び熱処理の変更は出来る
限り避けなければならない。
Ｍを混載させようとする場合には、ＣＭＯＳロジック部
の特性を変化させることなく作製する必要があるため、
ＣＭＯＳプロセスの構造変更及び熱処理の変更は出来る
限り避けなければならない。
【０００５】ここで、従来のＦｅＲＡＭの構造について
説明する。図３はＵＳＰ−５，４７５，２４８に記載さ
れた従来のＦｅＲＡＭを示す断面図である。
説明する。図３はＵＳＰ−５，４７５，２４８に記載さ
れた従来のＦｅＲＡＭを示す断面図である。
【０００６】この従来のＦｅＲＡＭにおいては、Ｐ-シ
リコンウェハ２０１の表面又は表面上に、素子間分離酸
化膜２０２、Ｎ型ウェル領域２０３、Ｐ型ウェル領域２
０４、ゲート酸化膜２０５、ゲート電極２０６、Ｎ型Ｌ
ＤＤ領域２０７、Ｐ型ＬＤＤ領域２０８、酸化膜サイド
ウォール２０９、Ｎ+ソースドレイン領域２１０及びＰ+
ソースドレイン領域２１１が形成され、ＣＭＯＳトラン
ジスタが構成されている。
リコンウェハ２０１の表面又は表面上に、素子間分離酸
化膜２０２、Ｎ型ウェル領域２０３、Ｐ型ウェル領域２
０４、ゲート酸化膜２０５、ゲート電極２０６、Ｎ型Ｌ
ＤＤ領域２０７、Ｐ型ＬＤＤ領域２０８、酸化膜サイド
ウォール２０９、Ｎ+ソースドレイン領域２１０及びＰ+
ソースドレイン領域２１１が形成され、ＣＭＯＳトラン
ジスタが構成されている。
【０００７】また、上述のように構成されたＣＭＯＳト
ランジスタ上には、層間絶縁膜としてノンドープのシリ
コン酸化膜２１２及び平坦化されたＢＰＳＧ（Boron-do
pedPhospho-Silicate Glass）膜２１３が形成されてい
る。ＢＰＳＧ膜２１３上には選択的に所定の形状にパタ
ーニングされた下部電極２１４、強誘電体膜としてのＰ
ＺＴ膜２１５及び上部電極２１６が形成されている。下
部電極２１４、ＰＺＴ膜２１５及び上部電極２１６から
強誘電体容量素子が構成されている。更に、これらの上
には上部電極２１６又は下部電極２１４まで達するコン
タクト孔が形成されたＯ3−ＴＥＯＳＮＳＧ膜２１７が
形成されている。なお、Ｏ3−ＴＥＯＳＮＳＧ膜２１
７、ＢＰＳＧ膜２１３及びシリコン酸化膜２１２には、
Ｎ+ソースドレイン領域２１０、Ｐ+ソースドレイン領域
２１１又はゲート電極２０６まで達するコンタクト孔が
形成されている。また、Ｏ3−ＴＥＯＳＮＳＧ膜はオゾ
ンとテトラエトキシオルトシロキサン（ＴＥＯＳ）との
反応により形成されたノンドープのケイ酸ガラス膜であ
る。
ランジスタ上には、層間絶縁膜としてノンドープのシリ
コン酸化膜２１２及び平坦化されたＢＰＳＧ（Boron-do
pedPhospho-Silicate Glass）膜２１３が形成されてい
る。ＢＰＳＧ膜２１３上には選択的に所定の形状にパタ
ーニングされた下部電極２１４、強誘電体膜としてのＰ
ＺＴ膜２１５及び上部電極２１６が形成されている。下
部電極２１４、ＰＺＴ膜２１５及び上部電極２１６から
強誘電体容量素子が構成されている。更に、これらの上
には上部電極２１６又は下部電極２１４まで達するコン
タクト孔が形成されたＯ3−ＴＥＯＳＮＳＧ膜２１７が
形成されている。なお、Ｏ3−ＴＥＯＳＮＳＧ膜２１
７、ＢＰＳＧ膜２１３及びシリコン酸化膜２１２には、
Ｎ+ソースドレイン領域２１０、Ｐ+ソースドレイン領域
２１１又はゲート電極２０６まで達するコンタクト孔が
形成されている。また、Ｏ3−ＴＥＯＳＮＳＧ膜はオゾ
ンとテトラエトキシオルトシロキサン（ＴＥＯＳ）との
反応により形成されたノンドープのケイ酸ガラス膜であ
る。
【０００８】そして、これらのコンタクト孔にはバリア
メタル膜２１９及びアルミニウム膜２２３が埋設され、
アルミニウム膜２２３の上に反射防止膜２２４が形成さ
れている。なお、反射防止膜２２４、アルミニウム膜２
２３及びバリアメタル膜２１９は所定の形状にパターニ
ングされている。
メタル膜２１９及びアルミニウム膜２２３が埋設され、
アルミニウム膜２２３の上に反射防止膜２２４が形成さ
れている。なお、反射防止膜２２４、アルミニウム膜２
２３及びバリアメタル膜２１９は所定の形状にパターニ
ングされている。
【０００９】このように構成された従来のＦｅＲＡＭに
おいては、上部電極２１６上にバリアメタル膜２１９が
形成されているので、強誘電体容量素子の特性の劣化が
防止される。例えば、強誘電体容量素子形成後の４００
乃至５００℃の熱処理を行う場合、又はパッシベーショ
ン膜としてプラズマＣＶＤ法により窒化シリコン膜を形
成する場合にも、強誘電体容量素子の劣化は防止され
る。なお、バリアメタル膜２１９としては、高融点金属
シリサイド膜又は導電性を有する金属窒化膜若しくは金
属酸化膜が使用される。
おいては、上部電極２１６上にバリアメタル膜２１９が
形成されているので、強誘電体容量素子の特性の劣化が
防止される。例えば、強誘電体容量素子形成後の４００
乃至５００℃の熱処理を行う場合、又はパッシベーショ
ン膜としてプラズマＣＶＤ法により窒化シリコン膜を形
成する場合にも、強誘電体容量素子の劣化は防止され
る。なお、バリアメタル膜２１９としては、高融点金属
シリサイド膜又は導電性を有する金属窒化膜若しくは金
属酸化膜が使用される。
【００１０】
【発明が解決しようとする課題】しかしながら、前述の
従来のＦｅＲＡＭにおいては、バリアメタル膜２１９の
種類によっては、ソース領域及びドレイン領域のコンタ
クト抵抗が増大するという問題点がある。特に、強誘電
体容量の特性劣化に対して効果が高いと思われるタング
ステンシリサイド（ＷＳｉ）膜がバリアメタル膜として
形成された場合には、コンタクト抵抗の増加が著しく、
従来のＣＭＯＳプロセスにおけるデバイスパラメータに
基づいて設計された回路の動作に支障が及ぶ虞がある。
従来のＦｅＲＡＭにおいては、バリアメタル膜２１９の
種類によっては、ソース領域及びドレイン領域のコンタ
クト抵抗が増大するという問題点がある。特に、強誘電
体容量の特性劣化に対して効果が高いと思われるタング
ステンシリサイド（ＷＳｉ）膜がバリアメタル膜として
形成された場合には、コンタクト抵抗の増加が著しく、
従来のＣＭＯＳプロセスにおけるデバイスパラメータに
基づいて設計された回路の動作に支障が及ぶ虞がある。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、強誘電体容量素子の特性の劣化を防止する
ことができると共に、ソース−ドレイン領域におけるコ
ンタクト抵抗の上昇を防止することができる半導体記憶
装置の製造方法を提供することを目的とする。
のであって、強誘電体容量素子の特性の劣化を防止する
ことができると共に、ソース−ドレイン領域におけるコ
ンタクト抵抗の上昇を防止することができる半導体記憶
装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体記憶
装置の製造方法は、半導体基板上に電界効果トランジス
タを形成する工程と、全面に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に下部電極、容量絶縁膜及び
上部電極をこの順に積層して容量素子を形成する工程
と、全面に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜に前記上部電極まで達する第１のコンタクト孔を
形成する工程と、前記容量素子に酸素雰囲気中で熱処理
を施す工程と、全面に金属シリサイド膜を形成する工程
と、前記金属シリサイド膜、前記第２の絶縁膜及び前記
第１の絶縁膜に夫々前記電界効果トランジスタのソース
拡散層、ドレイン拡散層及びゲート電極まで達する複数
の第２のコンタクト孔を形成する工程と、複数の前記第
２のコンタクト孔に埋設され前記ソース拡散層、前記ド
レイン拡散層及び前記ゲート電極に接続された部分を有
する金属配線層を形成する工程と、を有することを特徴
とする。
装置の製造方法は、半導体基板上に電界効果トランジス
タを形成する工程と、全面に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に下部電極、容量絶縁膜及び
上部電極をこの順に積層して容量素子を形成する工程
と、全面に第２の絶縁膜を形成する工程と、前記第２の
絶縁膜に前記上部電極まで達する第１のコンタクト孔を
形成する工程と、前記容量素子に酸素雰囲気中で熱処理
を施す工程と、全面に金属シリサイド膜を形成する工程
と、前記金属シリサイド膜、前記第２の絶縁膜及び前記
第１の絶縁膜に夫々前記電界効果トランジスタのソース
拡散層、ドレイン拡散層及びゲート電極まで達する複数
の第２のコンタクト孔を形成する工程と、複数の前記第
２のコンタクト孔に埋設され前記ソース拡散層、前記ド
レイン拡散層及び前記ゲート電極に接続された部分を有
する金属配線層を形成する工程と、を有することを特徴
とする。
【００１３】本発明においては、上部電極に接する金属
シリサイド膜が形成された後に第２のコンタクト孔が形
成されているため、この金属シリサイド膜は電界効果ト
ランジスタのソース拡散層及びドレイン拡散層のいずれ
にも達しない。従って、その後の工程で熱処理等が施さ
れても、拡散層中の不純物の金属シリサイド膜中への拡
散は生じない。従って、これらの領域におけるコンタク
ト抵抗の上昇が防止される。
シリサイド膜が形成された後に第２のコンタクト孔が形
成されているため、この金属シリサイド膜は電界効果ト
ランジスタのソース拡散層及びドレイン拡散層のいずれ
にも達しない。従って、その後の工程で熱処理等が施さ
れても、拡散層中の不純物の金属シリサイド膜中への拡
散は生じない。従って、これらの領域におけるコンタク
ト抵抗の上昇が防止される。
【００１４】前記第２のコンタクト孔を形成する工程
は、前記金属シリサイド膜上にフォトレジストを形成す
る工程と、前記フォトレジストの前記ソース拡散層、前
記ドレイン拡散層及び前記ゲート電極上に開口部を形成
する工程と、前記フォトレジストをマスクとして前記金
属シリサイド膜をエッチングする工程と、前記フォトレ
ジストをマスクとして前記第２の絶縁膜及び前記第１の
絶縁膜をエッチングする工程と、を有することできる。
は、前記金属シリサイド膜上にフォトレジストを形成す
る工程と、前記フォトレジストの前記ソース拡散層、前
記ドレイン拡散層及び前記ゲート電極上に開口部を形成
する工程と、前記フォトレジストをマスクとして前記金
属シリサイド膜をエッチングする工程と、前記フォトレ
ジストをマスクとして前記第２の絶縁膜及び前記第１の
絶縁膜をエッチングする工程と、を有することできる。
【００１５】また、前記金属配線層を形成する工程は、
全面にチタン膜、窒化チタン膜、アルミニウム膜及び反
射防止膜を順次形成する工程を有していてもよい。
全面にチタン膜、窒化チタン膜、アルミニウム膜及び反
射防止膜を順次形成する工程を有していてもよい。
【００１６】更に、前記容量絶縁膜は、チタン酸ジルコ
ン酸鉛膜及びストロンチウムビスマスタンタレート膜か
らなる群から選択された１種の絶縁膜であってもよい。
ン酸鉛膜及びストロンチウムビスマスタンタレート膜か
らなる群から選択された１種の絶縁膜であってもよい。
【００１７】更にまた、前記金属シリサイド膜は、タン
グステンシリサイド膜等の高融点金属シリサイド膜であ
ってもよい。
グステンシリサイド膜等の高融点金属シリサイド膜であ
ってもよい。
【００１８】
【発明の実施の形態】本願発明者等が前記課題を解決す
べく、鋭意実験研究を重ねた結果、従来の半導体記憶装
置においては、強誘電体容量素子の劣化防止のために形
成されたバリアメタル膜がソース電極及びドレイン電極
としても使用されているので、その種類によってソース
領域及びドレイン領域のコンタクト抵抗が増大すること
があることに想到した。例えば、バリアメタル膜がタン
グステンシリサイド膜から構成されている場合には、後
工程としての熱処理によってソース領域又はドレイン領
域を構成する拡散層中から不純物がタングステンシリサ
イド膜中へと拡散しているのである。
べく、鋭意実験研究を重ねた結果、従来の半導体記憶装
置においては、強誘電体容量素子の劣化防止のために形
成されたバリアメタル膜がソース電極及びドレイン電極
としても使用されているので、その種類によってソース
領域及びドレイン領域のコンタクト抵抗が増大すること
があることに想到した。例えば、バリアメタル膜がタン
グステンシリサイド膜から構成されている場合には、後
工程としての熱処理によってソース領域又はドレイン領
域を構成する拡散層中から不純物がタングステンシリサ
イド膜中へと拡散しているのである。
【００１９】そこで、本願発明者等は、ソース領域又は
ドレイン領域まで達するコンタクト孔を形成する工程の
前に強誘電体容量素子の劣化を防止するためのバリアメ
タル膜を形成することにより、バリアメタル膜として高
融点金属シリサイド膜が使用された場合であっても、バ
リアメタル膜とソース領域又はドレイン領域との接続を
回避して拡散層中からバリアメタル膜への不純物の拡散
を防止することができることを見い出した。
ドレイン領域まで達するコンタクト孔を形成する工程の
前に強誘電体容量素子の劣化を防止するためのバリアメ
タル膜を形成することにより、バリアメタル膜として高
融点金属シリサイド膜が使用された場合であっても、バ
リアメタル膜とソース領域又はドレイン領域との接続を
回避して拡散層中からバリアメタル膜への不純物の拡散
を防止することができることを見い出した。
【００２０】以下、本発明の実施例に係る半導体記憶装
置の製造方法について、添付の図面を参照して具体的に
説明する。図１（ａ）及び（ｂ）並びに図２（ａ）及び
（ｂ）は本発明の実施例に係る半導体記憶装置の製造方
法を工程順に示す断面図である。
置の製造方法について、添付の図面を参照して具体的に
説明する。図１（ａ）及び（ｂ）並びに図２（ａ）及び
（ｂ）は本発明の実施例に係る半導体記憶装置の製造方
法を工程順に示す断面図である。
【００２１】本実施例においては、先ず、図１（ａ）に
示すように、Ｐ-シリコンウェハ１０１の表面にＮ型ウ
ェル領域１０３及びＰ型ウェル領域１０４を形成し、そ
の表面に素子間分離酸化膜（ＬＯＣＯＳ酸化膜）１０２
を選択的に形成する。次に、全面にゲート酸化膜１０５
を形成し、ポリサイド構造のゲート電極１０６を選択的
にゲート酸化膜１０５上に形成する。次いで、Ｎ型ＬＤ
Ｄ領域１０７をＰ型ウェル領域１０４の表面に形成し、
Ｐ型ＬＤＤ領域１０８をＮ型ウェル領域１０３の表面に
形成する。その後、酸化膜サイドウォール１０９をゲー
ト電極１０６の側方に形成する。更に、Ｎ+ソースドレ
イン領域１１０をＰ型ウェル領域１０４の表面に形成
し、Ｐ+ソースドレイン領域１１１をＮ型ウェル領域１
０３の表面に形成する。このようにして、Ｐ-シリコン
ウェハ１０１上にＣＭＯＳトランジスタを作製する。
示すように、Ｐ-シリコンウェハ１０１の表面にＮ型ウ
ェル領域１０３及びＰ型ウェル領域１０４を形成し、そ
の表面に素子間分離酸化膜（ＬＯＣＯＳ酸化膜）１０２
を選択的に形成する。次に、全面にゲート酸化膜１０５
を形成し、ポリサイド構造のゲート電極１０６を選択的
にゲート酸化膜１０５上に形成する。次いで、Ｎ型ＬＤ
Ｄ領域１０７をＰ型ウェル領域１０４の表面に形成し、
Ｐ型ＬＤＤ領域１０８をＮ型ウェル領域１０３の表面に
形成する。その後、酸化膜サイドウォール１０９をゲー
ト電極１０６の側方に形成する。更に、Ｎ+ソースドレ
イン領域１１０をＰ型ウェル領域１０４の表面に形成
し、Ｐ+ソースドレイン領域１１１をＮ型ウェル領域１
０３の表面に形成する。このようにして、Ｐ-シリコン
ウェハ１０１上にＣＭＯＳトランジスタを作製する。
【００２２】その後、層間絶縁膜としてノンドープのシ
リコン酸化膜１１２及びＢＰＳＧ膜１１３を全面に順次
堆積する。そして、化学的機械的研磨（ＣＭＰ）により
ＢＰＳＧ膜１１３の表面を平坦化する。次いで、下部電
極１１４、強誘電体膜としてのＰＺＴ膜１１５及び上部
電極１１６を連続して全面に成膜する。このとき、下部
電極１１４は、例えばチタン膜と白金膜との積層膜から
なり、上部電極１１６は、例えばイリジウム酸化膜とイ
リジウム膜との積層膜からなる。
リコン酸化膜１１２及びＢＰＳＧ膜１１３を全面に順次
堆積する。そして、化学的機械的研磨（ＣＭＰ）により
ＢＰＳＧ膜１１３の表面を平坦化する。次いで、下部電
極１１４、強誘電体膜としてのＰＺＴ膜１１５及び上部
電極１１６を連続して全面に成膜する。このとき、下部
電極１１４は、例えばチタン膜と白金膜との積層膜から
なり、上部電極１１６は、例えばイリジウム酸化膜とイ
リジウム膜との積層膜からなる。
【００２３】次に、図１（ｂ）に示すように、上部電極
１１６及びＰＺＴ膜１１５をフォトリソグラフィー工程
とドライエッチングにより所望の形状にパターニングす
る。更に、下部電極１１４を同様に所望の形状にパター
ニングする。上部電極１１６、ＰＺＴ膜１１５及び下部
電極１１４から強誘電体容量素子が構成される。その
後、容量カバー膜としてＯ3−ＴＥＯＳＮＳＧ膜１１７
を全面に成膜し、フォトリソグラフィー工程によって上
部電極に達するコンタクト孔１１８をＯ3−ＴＥＯＳＮ
ＳＧ膜１１７に開孔する。このとき、強誘電体容量素子
の特性が劣化してしまう。このため、酸素雰囲気中にて
６００℃で１０分間程度の熱処理を行うことにより、劣
化した強誘電体容量素子の特性（ヒステリシスループの
形状）を回復させる。次いで、強誘電体容量素子の劣化
を防止するバリアメタル膜としてタングステンシリサイ
ド層１１９を全面に、例えば５００Å程度スパッタ法に
より成膜する。
１１６及びＰＺＴ膜１１５をフォトリソグラフィー工程
とドライエッチングにより所望の形状にパターニングす
る。更に、下部電極１１４を同様に所望の形状にパター
ニングする。上部電極１１６、ＰＺＴ膜１１５及び下部
電極１１４から強誘電体容量素子が構成される。その
後、容量カバー膜としてＯ3−ＴＥＯＳＮＳＧ膜１１７
を全面に成膜し、フォトリソグラフィー工程によって上
部電極に達するコンタクト孔１１８をＯ3−ＴＥＯＳＮ
ＳＧ膜１１７に開孔する。このとき、強誘電体容量素子
の特性が劣化してしまう。このため、酸素雰囲気中にて
６００℃で１０分間程度の熱処理を行うことにより、劣
化した強誘電体容量素子の特性（ヒステリシスループの
形状）を回復させる。次いで、強誘電体容量素子の劣化
を防止するバリアメタル膜としてタングステンシリサイ
ド層１１９を全面に、例えば５００Å程度スパッタ法に
より成膜する。
【００２４】次に、図２（ａ）に示すように、所定の位
置に開口部を有するフォトレジスト１２０をタングステ
ンシリサイド層１１９上に形成する。そして、フォトレ
ジスト１２０をマスクとしてタングステンシリサイド層
１１９をドライエッチングにより除去する。このタング
ステンシリサイド層１１９が除去された位置にトランジ
スタのコンタクトが後の工程で開孔される。その後、Ｏ
3−ＴＥＯＳＮＳＧ膜１１７、ＢＰＳＧ膜１１３及びシ
リコン酸化膜１１２を、タングステンシリサイド層１１
９と同様にエッチング除去して下部電極１１４、Ｎ+ソ
ースドレイン領域１１０又はＰ+ソースドレイン領域１
１１まで達するコンタクト孔１２１を開孔する。なお、
図示しないが、ポリサイド構造のゲート電極１０６まで
達するコンタクトも同時に形成されている。
置に開口部を有するフォトレジスト１２０をタングステ
ンシリサイド層１１９上に形成する。そして、フォトレ
ジスト１２０をマスクとしてタングステンシリサイド層
１１９をドライエッチングにより除去する。このタング
ステンシリサイド層１１９が除去された位置にトランジ
スタのコンタクトが後の工程で開孔される。その後、Ｏ
3−ＴＥＯＳＮＳＧ膜１１７、ＢＰＳＧ膜１１３及びシ
リコン酸化膜１１２を、タングステンシリサイド層１１
９と同様にエッチング除去して下部電極１１４、Ｎ+ソ
ースドレイン領域１１０又はＰ+ソースドレイン領域１
１１まで達するコンタクト孔１２１を開孔する。なお、
図示しないが、ポリサイド構造のゲート電極１０６まで
達するコンタクトも同時に形成されている。
【００２５】次に、図２（ｂ）に示すように、フォトレ
ジスト１２０を剥離し、配線層としてチタン膜及び窒化
チタン膜からなる積層膜１２２、アルミニウム膜１２３
並びに反射防止膜１２４をスパッタ法により連続的に成
膜する。そして、フォトリソグラフィー工程及びドライ
エッチングにより積層膜１２２、アルミニウム膜１２３
及び反射防止膜１２４をパターニングすることにより、
第１層目の金属配線層１２５を形成する。
ジスト１２０を剥離し、配線層としてチタン膜及び窒化
チタン膜からなる積層膜１２２、アルミニウム膜１２３
並びに反射防止膜１２４をスパッタ法により連続的に成
膜する。そして、フォトリソグラフィー工程及びドライ
エッチングにより積層膜１２２、アルミニウム膜１２３
及び反射防止膜１２４をパターニングすることにより、
第１層目の金属配線層１２５を形成する。
【００２６】その後、４００℃程度の熱処理を行い、プ
ラズマＣＶＤ法によりＳｉＯＮ膜等のパッシベーション
膜を形成した後、ボンディングパッド上を開孔して素子
を完成させる。
ラズマＣＶＤ法によりＳｉＯＮ膜等のパッシベーション
膜を形成した後、ボンディングパッド上を開孔して素子
を完成させる。
【００２７】なお、図示しないが、第１の金属配線層１
２５の形成後に、全面に層間絶縁膜を形成し、その上に
第２層目以降の金属配線層を形成することもできる。こ
の場合、第２層目の金属配線層を形成した後に、熱処理
及び開口等の工程を行う。
２５の形成後に、全面に層間絶縁膜を形成し、その上に
第２層目以降の金属配線層を形成することもできる。こ
の場合、第２層目の金属配線層を形成した後に、熱処理
及び開口等の工程を行う。
【００２８】このように、本実施例においては、強誘電
体膜として形成されたＰＺＴ膜１１５の劣化を防止する
バリアメタル膜としてタングステンシリサイド膜１１９
を形成した後に、Ｎ+ソースドレイン領域１１０、Ｐ+ソ
ースドレイン領域１１１又はゲート電極１０６まで達す
るコンタクト孔１２１を開孔しているので、Ｎ+ソース
ドレイン領域１１０又はＰ+ソースドレイン領域１１１
はタングステンシリサイド膜１１９に接続されない。こ
のため、Ｎ+ソースドレイン領域１１０又はＰ+ソースド
レイン領域１１１中の不純物のバリアメタル膜中への拡
散が防止される。
体膜として形成されたＰＺＴ膜１１５の劣化を防止する
バリアメタル膜としてタングステンシリサイド膜１１９
を形成した後に、Ｎ+ソースドレイン領域１１０、Ｐ+ソ
ースドレイン領域１１１又はゲート電極１０６まで達す
るコンタクト孔１２１を開孔しているので、Ｎ+ソース
ドレイン領域１１０又はＰ+ソースドレイン領域１１１
はタングステンシリサイド膜１１９に接続されない。こ
のため、Ｎ+ソースドレイン領域１１０又はＰ+ソースド
レイン領域１１１中の不純物のバリアメタル膜中への拡
散が防止される。
【００２９】なお、上述の実施例においては、強誘電体
膜としてチタン酸ジルコン酸鉛（ＰＺＴ）膜を形成して
いるが、本発明はこれに限定されるものではなく、例え
ばストロンチウムビスマスタンタレート（ＳＢＴ）膜を
形成してもよい。
膜としてチタン酸ジルコン酸鉛（ＰＺＴ）膜を形成して
いるが、本発明はこれに限定されるものではなく、例え
ばストロンチウムビスマスタンタレート（ＳＢＴ）膜を
形成してもよい。
【００３０】
【発明の効果】以上詳述したように、本発明によれば、
上部電極に接する金属シリサイド膜を形成した後に第２
のコンタクト孔を形成しているため、この金属シリサイ
ド膜は電界効果トランジスタのソース拡散層及びドレイ
ン拡散層のいずれにも達しない。従って、その後の工程
で熱処理等が施されても、拡散層中の不純物の金属シリ
サイド膜中への拡散は生じなくなり、強誘電体容量素子
の特性の劣化を防止することができると共に、これらの
拡散層におけるコンタクト抵抗の上昇を防止することが
できる。
上部電極に接する金属シリサイド膜を形成した後に第２
のコンタクト孔を形成しているため、この金属シリサイ
ド膜は電界効果トランジスタのソース拡散層及びドレイ
ン拡散層のいずれにも達しない。従って、その後の工程
で熱処理等が施されても、拡散層中の不純物の金属シリ
サイド膜中への拡散は生じなくなり、強誘電体容量素子
の特性の劣化を防止することができると共に、これらの
拡散層におけるコンタクト抵抗の上昇を防止することが
できる。
【図１】（ａ）及び（ｂ）は本発明の実施例に係る半導
体記憶装置の製造方法を工程順に示す断面図である。
体記憶装置の製造方法を工程順に示す断面図である。
【図２】（ａ）及び（ｂ）は、同じく、本発明の実施例
を示す図であって、図１（ａ）及び（ｂ）に示す工程の
次工程を工程順に示す断面図である。
を示す図であって、図１（ａ）及び（ｂ）に示す工程の
次工程を工程順に示す断面図である。
【図３】ＵＳＰ−５，４７５，２４８に記載された従来
のＦｅＲＡＭを示す断面図である。
のＦｅＲＡＭを示す断面図である。
１０１、２０１；Ｐ-シリコンウェハ １０２、２０２；素子間分離酸化膜（ＬＯＣＯＳ酸化
膜） １０３、２０３；Ｎ型ウェル領域 １０４、２０４；Ｐ型ウェル領域 １０５、２０５；ゲート酸化膜 １０６、２０６；ゲート電極 １０７、２０７；Ｎ型ＬＤＤ領域 １０８、２０８；Ｐ型ＬＤＤ領域 １０９、２０９；酸化膜サイドウォール １１０、２１０；Ｎ+ソースドレイン領域 １１１、２１１；Ｐ+ソースドレイン領域 １１２、２１２；シリコン酸化膜 １１３、２１３；ＢＰＳＧ膜 １１４、２１４；下部電極 １１５、２１５；ＰＺＴ膜 １１６、２１６；上部電極 １１７、２１７；Ｏ3−ＴＥＯＳＮＳＧ膜 １１８、１２１；コンタクト孔 １１９；タングステンシリサイド層 １２０；フォトレジスト １２２；積層膜 １２３、２２３；アルミニウム膜 １２４、２２４；反射防止膜 ２１９；バリアメタル膜
膜） １０３、２０３；Ｎ型ウェル領域 １０４、２０４；Ｐ型ウェル領域 １０５、２０５；ゲート酸化膜 １０６、２０６；ゲート電極 １０７、２０７；Ｎ型ＬＤＤ領域 １０８、２０８；Ｐ型ＬＤＤ領域 １０９、２０９；酸化膜サイドウォール １１０、２１０；Ｎ+ソースドレイン領域 １１１、２１１；Ｐ+ソースドレイン領域 １１２、２１２；シリコン酸化膜 １１３、２１３；ＢＰＳＧ膜 １１４、２１４；下部電極 １１５、２１５；ＰＺＴ膜 １１６、２１６；上部電極 １１７、２１７；Ｏ3−ＴＥＯＳＮＳＧ膜 １１８、１２１；コンタクト孔 １１９；タングステンシリサイド層 １２０；フォトレジスト １２２；積層膜 １２３、２２３；アルミニウム膜 １２４、２２４；反射防止膜 ２１９；バリアメタル膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/8242 H01L 27/108
Claims (6)
- 【請求項１】 半導体基板上に電界効果トランジスタを
形成する工程と、全面に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に下部電極、容量絶縁膜及び上
部電極をこの順に積層して容量素子を形成する工程と、
全面に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜に前記上部電極まで達する第１のコンタクト孔を形成
する工程と、前記容量素子に酸素雰囲気中で熱処理を施
す工程と、全面に金属シリサイド膜を形成する工程と、
前記金属シリサイド膜、前記第２の絶縁膜及び前記第１
の絶縁膜に夫々前記電界効果トランジスタのソース拡散
層、ドレイン拡散層及びゲート電極まで達する複数の第
２のコンタクト孔を形成する工程と、複数の前記第２の
コンタクト孔に埋設され前記ソース拡散層、前記ドレイ
ン拡散層及び前記ゲート電極に接続された部分を有する
金属配線層を形成する工程と、を有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項２】 前記第２のコンタクト孔を形成する工程
は、前記金属シリサイド膜上にフォトレジストを形成す
る工程と、前記フォトレジストの前記ソース拡散層、前
記ドレイン拡散層及び前記ゲート電極上に開口部を形成
する工程と、前記フォトレジストをマスクとして前記金
属シリサイド膜をエッチングする工程と、前記フォトレ
ジストをマスクとして前記第２の絶縁膜及び前記第１の
絶縁膜をエッチングする工程と、を有することを特徴と
する請求項１に記載の半導体記憶装置の製造方法。 - 【請求項３】 前記金属配線層を形成する工程は、全面
にチタン膜、窒化チタン膜、アルミニウム膜及び反射防
止膜を順次形成する工程を有することを特徴とする請求
項１又は２に記載の半導体記憶装置の製造方法。 - 【請求項４】 前記容量絶縁膜は、チタン酸ジルコン酸
鉛膜及びストロンチウムビスマスタンタレート膜からな
る群から選択された１種の絶縁膜であることを特徴とす
る請求項１乃至３のいずれか１項に記載の半導体記憶装
置の製造方法。 - 【請求項５】 前記金属シリサイド膜は、高融点金属シ
リサイド膜であることを特徴とする請求項１乃至４のい
ずれか１項に記載の半導体記憶装置の製造方法。 - 【請求項６】 前記高融点金属シリサイド膜は、タング
ステンシリサイド膜であることを特徴とする請求項５に
記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33424798A JP3144405B2 (ja) | 1998-11-25 | 1998-11-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33424798A JP3144405B2 (ja) | 1998-11-25 | 1998-11-25 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164827A JP2000164827A (ja) | 2000-06-16 |
| JP3144405B2 true JP3144405B2 (ja) | 2001-03-12 |
Family
ID=18275203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33424798A Expired - Fee Related JP3144405B2 (ja) | 1998-11-25 | 1998-11-25 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144405B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3907921B2 (ja) * | 2000-06-19 | 2007-04-18 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4778765B2 (ja) | 2005-10-07 | 2011-09-21 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR101046268B1 (ko) | 2007-03-20 | 2011-07-05 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체장치의 제조방법 |
-
1998
- 1998-11-25 JP JP33424798A patent/JP3144405B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000164827A (ja) | 2000-06-16 |
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|---|---|---|---|
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