KR100326434B1 - 강유전체막을 사용한 비휘발성 반도체기억장치 및 그의 제조방법 - Google Patents
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Abstract
실리콘기판(1)에 선택트랜지스터가 형성되어 있고, 또한, 선택트랜지스터를 포함하는 실리콘기판상에 형성된 층간절연막(4)상에, Ti막과 Pt막으로 이루어지는 하부전극(5), SrBi2Ta2O9막, Pt막으로 이루어지는 상부전극(7) 및 상부전극(7)과 SrBi2Ta2O9막(6)을 커버하도록 한 형상의 배리어 막으로 이루어지는 TiO2막(9)이 형성되어 있고, 상기 하부전극과 상기 배리어 막을 동시에 패턴화되고, 또한, 상부전극(7)위와 선택트랜지스터의 드레인에 형성된 콘택트 홀을 통해 메탈배선(11)에 의해, 상부전극(7)과 선택 트랜지스터의 드레인(12b)이 전기적으로 접속되어 있다. 이 구성을 갖는 반도체기억장치에 의해, TiO2막과 하부전극을 연속적으로 동일 공정에서 패터닝할 수 있어, 공정수를 절감할 수 있고, 비용을 절감 할 수 있다.
Description
본 발명은, 반도체기억장치 및 그의 제조방법, 특히 강유전체막을 사용한 사용한 비휘발성 반도체기억장치 및 그의 제조방법에 관한 것이다.
최근, 자발분극을 갖는 강유전체막을 커패시터에 사용한 비휘발성 반도체기억장치가 개발되고 있다. 강유전체 재료로서는, BaTiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9등의 산화물이 주로 사용되고 있다. 이들의 산화물 강유전체막을 커패시터에 사용하는 경우, 강유전체막과 층간절연막으로서 사용되는 실리콘산화막이 반응하여, 강유전체특성이 열화하는 것이 확인되고 있다. 이 때문에, 일본국 특허공개공보 8- 335673호 등에 기재되어 있는 바와 같이, 이들 반응에 대한 배리어 메탈을 사용함으로써 반응을 억제하여, 특성의 열화를 방지하고 있다.
그러나, 이 반응에 대한 배리어 메탈(TiO2등)은, 커패시터부 이외에 잔류한 경우, 후의 공정에서의 콘택트홀 형성 및 금속배선 형성시에 콘택트홀내에서의 단선을 야기하기 때문에, 커패시터만을 커버하는 마스크를 제작하고, 포토리소그라피 및 드라이에칭 기술을 사용하여, 콘택트홀 개구부의 배리어 메탈을 제거해야 한다.
이하, 도4 및 도5을 사용하여, 종래 기술에 의한 강유전체막을 커패시터에 사용한 비휘발성 반도체기억장치의 제조공정을 설명한다. 또한, 도4 및 도5에서, 부호 28a, 28b, 28c, 28d, 28e는 포토레지스트를 나타낸다.
우선, 실리콘기판(21)상에 공지의 포토리소그라피기술 및 드라이에칭기술, CVD기술 등을 사용하여, 소자분리막(22) 및 게이트전극(23)을 형성하고, 각종 이온주입을 행함으로써 선택트랜지스터를 제조하고, 그 후 공지의 CVD법에 의해 실리콘산화막(24)을 1000 nm 퇴적시키고, 공지의 CMP법에 의해 평탄화를 행한다.
다음, 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여 콘택트홀을 형성하고, CVD법에 의해 폴리실리콘막을 퇴적시킨 후, CMP법에 의해 콘택트홀내에만 폴리실리콘을 남기고, 평탄화를 행하여, 폴리실리콘 플러그(25)를 형성한다.
다음, 폴리실리콘 플러그(25)상에 공지의 스퍼터링법을 사용하여, TiN/Ti막과 Pt막과의 적층막(26)을 퇴적시킨다. 또한, 이 경우, TiN막은 Pt와 폴리실리콘과의 반응에 대한 배리어 막으로 사용하기 때문에, Ti, TiN, Pt 각각의 막두께는 30 nm, 200 nm, 100 nm로 되어 있다.
다음, PZT(Pb(Zr,Ti)O3)를 성막하기 위해, Pt/TiN/Ti 적층막(26)상에, PZT의 졸-겔 용액을 스핀코팅하고, 420℃에서 1시간의 열처리를 4회 반복한 후, RTA (Rapid Thermal Anneal)법을 사용하여, N2/O2분위기중에서 660℃, 30초의 열처리를 행한다(도4a). 이 때의 PZT막(27)의 최종 막두께는 약 200 nm이다.
다음, 이 PZT막(27)을 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여 가공한다(도4b).
다음, Pt/TiN/Ti막의 적층막(26)을 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여 가공하고, 하부전극을 형성한다(도4c). 이 경우, 에칭의 플라즈마분위기에 의해 막특성이 열화하기 때문에, N2/O2분위기에서 RTA법에 의해 500∼600℃의 온도로 열처리를 행한다. Pt막의 에칭조건은, 마이크로파 출력을 100O W, Cl2의 유량을 40 SCCM, C2F6의 유량을 40 SCCM, CH4의 유량을 5 SCCM, RF 출력을 150 W, 압력을 1.4×10-3Torr로 한다. 또한, Pt막 에칭에 의해 퇴적된 측벽 퇴적막을 HCl수용액의 웨트 에칭에 의해 제거한다.
또한, 레지스트 베이크를 행한 후, TiN/Ti의 에칭을 이하의 에칭조건으로 행한다. 즉, 에칭조건은, 마이크로파 출력을 10O0 W, Cl2의 유량을 90 SCCM, RF 출력을 100 W, 압력을 1.4× 10-3Torr로 한다.
다음에, 반응성 스퍼터링법을 사용하여, TiO2막(29)을 50 nm 퇴적시킨다(도4d). 그 후, TiO2막(29)이 후공정의 콘택트홀 개구부에 남지 않도록, 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여, 콘택트홀 개구부의 TiO2막의 제거를 행한다(도4e). 이 때, TiO2의 제거 조건은, 마이크로파 출력을 100O W, Cl2의 유량을 25.5 SCCM, Ar의 유량을 59.5 SCCM, RF 출력을 100 W, 압력을 1.4×10-3Torr로 한다.
다음, 층간절연막으로서 공지의 CVD법을 사용하여 실리콘산화막(30)을 150 nm 퇴적시킨다(도5a).
다음, 상부전극으로서 사용하는 Pt와 SiO2막과의 밀착층으로서 기능하는 것을 목적으로 하여 Ti막을 스퍼터링법을 사용하여 10 nm 퇴적시킨 후, 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여, PZT막과 상부전극의 콘택트를 위한 콘택트홀을 형성한다(도5b). 이 때, 에칭법의 플라즈마분위기에 의해, 강유전체막특성이 열화하기 때문에, N2/O2분위기에서 RTA법에 의해 500∼600℃의 온도로 열처리한다.
다음, 스퍼터링법을 사용하여, TiN/Pt막(31)을 퇴적시키고, 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여, 드라이브-라인(drive-line)으로서 사용되는 상부전극을 형성한다(도5c). 이 때, 에칭법의 플라즈마분위기에 의해, 강유전체막특성이 열화하기 때문에, N2/O2분위기에서 RTA법에 의해 500∼600℃의 온도로 열처리한다.
다음, 층간절연막으로서 공지의 CVD법에 의해 실리콘산화막(32)을 500 nm 퇴적시킨다.
최후로, 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여, 실리콘기판에 콘택트홀을 개구한 후(도5d), 스퍼터링법에 의해 1층째 메탈배선을 형성한다(도5e).
도4 및 도5에 도시한 바와 같이, 종래 기술은 하부전극에 TiN막을 제공함으로써, 하부전극을 구성하는 Pt와 폴리실리콘 플러그의 반응을 방지하고, 또한 Pt를 통한 산소 등의 투과에 의한 폴리실리콘의 산화를 방지하고 있다. 그러나, 상기 효과를 얻기 위해, TiN막의 막두께는 적어도 200 nm 필요하고, 이 때문에, 레지스트와의 선택비가 낮게 되어, 하부전극(Pt/TiN/Ti)의 에칭공정과 배리어 막(TiO2)의 에칭공정을 별도로 행할 필요가 있어, 공정수의 증가에 의한 제조가가 상승된다.
본 발명의 목적은, 하부전극을 구성하는 Pt막과 Ti막 사이에 TiN막을 제공할필요가 없고, TiO2막과 하부전극을 연속적으로 동일 공정에서 패터닝 할 수 있어, 공정수의 감소 및 코스트다운이 가능한 반도체기억장치 및 그의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 반도체기판에 선택 트랜지스터형성되어 있고, 또한, 상기 선택 트랜지스터를 포함하는 상기 반도체기판상에 형성된 층간절연막상에, Ti막과 Pt막 또는 Pt 합금막이 형성된다, 드라이브-라인으로 되는 하부전극, 강유전체막, Pt막 또는 Pt 합금막으로 이루어지는 상부전극 및 상기 상부전극과 강유전체막을 커버하도록 한 형상의 배리어 막으로 기능하는 TiO2막이 형성되어 있고, 또한, 상기 상부전극상과 상기 선택 트랜지스터의 드레인에 형성된 콘택트홀을 통해 메탈배선에 의해, 상기 상부전극과 상기 선택 트랜지스터의 드레인이 전기적으로 접속되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체기억장치의 제조방법은, 반도체기판에 선택트랜지스터를 형성한 후, 층간절연막을 통해, Ti막, 제1 Pt막 또는 Pt 합금막, 강유전체막 및 제2 Pt막 또는 Pt 합금막을 순차 퇴적시키는 공정과, 제2 Pt막 또는 Pt 합금막을 소정의 형상으로 패터닝하고, 상부전극을 형성한 후, 상기 강유전체막을 소정의 형상으로 패터닝하는 공정과, TiO2막을 전면에 퇴적시킨 후, 상기 TiO2막, Pt막 및 Ti막을 소정의 형상으로 패터닝하고, 드라이브-라인(drive-line)으로 되는 Pt막 및 Ti막으로 이루어지는 하부전극을 형성하는 공정과, 전면에 층간절연막을 형성한 후, 상기 상부전극및 상기 선택트랜지스터의 드레인영역상에 콘택트 홀을 형성하는 공정과, 상기 상부전극과 선택트랜지스터의 드레인영역을 메탈배선으로 접속하는 공정을 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 폴리실리콘 플러그를 사용하지 않기때문에, 종래, 하부전극재료이던 Pt와 폴리실리콘의 반응억제 및 Pt를 통한 산소 등의 투과에 의한 폴리실리콘 플러그의 산화억제를 위해, 하부 S극을 구성하는 Pt막과 Ti막 사이에 제공되는 TiN 막이 불필요하게 되어, TiN막과 레지스트의 선택비의 저하라고 하는 문제점이 제거된다.
따라서, 종래에는, TiN막이 존재하고 있었기 때문에, 배리어 막으로 기능하는 Ti, TiO2막과 하부전극을 별도의 공정에서 패터닝했으나, 본 발명에 있어서는, TiO2막과 하부전극을 연속적으로 동일 공정에서 패터닝할 수 있기 때문에, 마스크수의 감소에 의한 공정수의 감소가 가능하여, 전체의 처리공정을 통한 파티클수의 감소 및 코스트다운이 가능해진다.
도1은, 본 발명의 1 실시예의 반도체기억장치의 구조단면도이다.
도2는, 본 발명의 1 실시예의 반도체기억장치의 전반의 제조공정도이다.
도3은, 본 발명의 1 실시예의 반도체기억장치의 후반의 제조공정도이다.
도4는, 종래의 강유전체 커패시터를 갖는 반도체기억장치의 전반의 제조공정도이다.
도5는, 종래의 강유전체 커패시터를 갖는 반도체기억장치의 후반의 제조공정도이다.
이하, 본 발명을 도시한 실시예에 의해 상세히 설명한다.
도1은 본 발명의 1실시예의 반도체 기억장치의 구조단면도, 도2는 본 발명의 1 실시예의 반도체기억장치의 전반의 제조공정도, 도3은 본 발명의 1실시예의 반도체기억장치의 후반의 제조공정도이다. 도1 내지 도3에 있어서, 부호 1은 실리콘기판, 2는 소자분리막, 3은 게이트전극, 4, 10은 층간절연막, 5는 Pt/Ti 적층막, 6은SrBi2Ta2O9막, 7은 Pt막, 8a, 8b, 8c, 8d, 8e는 포토레지스트, 9는 TiO2막, 11은 메탈배선, 12a는 선택트랜지스터의 소스영역, 12b는 선택트랜지스터의 드레인영역을 각각 나타낸다.
우선, 실리콘기판(1)상에 공지의 포토리소그라피기술, 드라이에칭 기술, CVD법 기술 등을 사용하여, 소자분리막(2) 및 게이트전극(3)을 형성하고, 각종 이온주입을 행함으로써, 선택트랜지스터를 제조하고, 그 후, 공지의 CVD법에 의해 층간절연막으로서 실리콘산화막(4)을 1000 nm 퇴적시키고, 공지의 CMP법에 의해 평탄화를 행한다. 그 후, 공지의 스퍼터링법을 사용하여, Ti막과 Pt막으로 이루어지는 Pt/Ti 적층막(5)을 퇴적시킨다. 또한, 본 실시예에 있어서, Ti막의 막두께는 30 nm, Pt막의 막두께는 100 nm로 한다. 또한, Pt막 대신 Pt 합금막을 사용해도 좋다.
다음, SrBi2Ta2O9막(6)을 형성하기위해, Pt/Ti적층막(5)상에 SrBi2Ta2O9의 졸-겔 용액을 스핀코트하고, 250℃의 핫플레이트상에서 베이크한 후, RTA법을 사용하여 N2/O2분위기중에서 50O℃, 5분과 800℃, 5분의 열처리를 4회 반복한다. 이 때의 SrBi2Ta2O9막(6)의 최종 막두께는 15O nm이다.
다음, Pt막(7)을 스퍼터링법을 사용하여 퇴적시킨 후(도2a), 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여, 상부전극을 형성한다(도2b). 또한, Pt막(7) 대신 Pt 합금막을 사용해도 좋다. 그 후, SrBi2Ta209막(6)의 결정화를 행하고, 특성을 안정화시키기 위해, 확산로를 사용하여 N2/O2분위기에서 800℃, 30분의열처리를 행한다.
다음, 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여, SrBi2Ta2O9막(6)의 가공을 행함으로써(도2c), 강유전체메모리의 커패시터용량이 결정된다. 그 후, 이미 가공된 상부전극과 강유전체막상에, 실리콘산화막과 SrBi2Ta209막과의 반응을 억제하는 배리어 막으로서의 TiO2막(9)을 반응성 스퍼터법에 의해 50 nm 퇴적시킨다(도2d). 또한, 부호 8은 포토레지스트를 나타낸다.
다음, 공지의 포토리소그라피기술과 드라이에칭기술을 사용하여, TiO2막(9) 및 Pt/Ti 적층막(5)을 가공하여, 드라이브-라인으로 되는 하부전극을 형성한다(도3 a). 본 발명에서는, 하부전극을 Pt/Ti 적층막으로 함으로써, 하부전극 자신이 박 막화됨과 동시에 TiN에 의한 레지스터의 선택비에 대한 문제점이 해소되어, 하부전극(Pt/Ti적층막)의 에칭과 배리어 막(TiO2막)의 에칭공정을 연속적으로 동일 공정에서 행하는 것이 가능해진다.
본 실시예에서는, 마이크로파 출력을 1000 W, Cl2의 유량을 40 SCCM, C2F6의 유량을 40 SCCM, CH4의 유량을 5 SCCM, RF출력을 50 W, 압력을 1.4×10-3Torr로 한다. 또한, 이 에칭에 의해 퇴적된 측벽 퇴적막은 HC1수용액의 웨트 에칭에 의해 제거한다.
이 때, 에칭법의 플라즈마분위기에 의해 막특성이 열화하기 때문에, N2/O2분위기에서 RTA법에 의해, 500∼600℃의 온도에서 열처리를 행한다.
다음, 층간절연막으로서 공지의 CVD법에 의해, 실리콘산화막(10)을 500 nm 퇴적시킨 후, 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여 커패시터상에 콘택트홀을 개구한다(도3b). 이 때, 에칭법의 플라즈마분위기에 의해 막특성이 열화하기 때문에, N2/O2분위기에서 RTA법에 의해, 500∼600℃의 온도로 열처리를 행한다.
최후로, 공지의 포토리소그라피기술 및 드라이에칭기술을 사용하여, 실리콘기판에 형성된 선택트랜지스터의 소스/드레인영역(12a,12b)상에 콘택트홀을 개구한 후(도3c), 스퍼터링법에 의해, 상부전극(7)과 드레인영역(12b)을 전기적으로 접속하도록 메탈배선(11)을 형성한다(도3d).
본 발명에 의하면, 전체 처리공정을 통한 공정수 및 비용절감이 가능해진다. 발명의 상세한 설명의 항에 있어서의 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술내용을 밝히는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음 기재하는 특허청구범위내에서, 여러가지로 변경하여 실시할 수 있을 것이다.
Claims (2)
- 반도체기판(1)에 선택트랜지스터가 형성되어 있고, 또한, 상기 선택 트랜지스터를 포함하는 상기 반도체기판(1)상에 형성된 층간절연막(4)상에, Ti막과 Pt막 또는 Pt 합금막으로 이루어지는, 드라이브-라인(drive-line)으로 되는 하부전극, 강유전체막(6)), Pt막 또는 Pt 합금막으로 이루어지는 상부전극(7) 및 상기 상부전극(7)과 강유전체막(6)을 커버하도록 한 형상의 배리어 막으로 이루어지는 TiO2(9)막이 형성되어 있고, 상기 하부전극과 상기 배리어 막은 동시에 패턴화되고, 또한, 상기 상부전극(7)상과 상기 선택 트랜지스터의 드레인(12b)이 형성된 콘택트홀을 통해 메탈배선(11)에 의해, 상기 상부전극(7)과 상기 선택 트랜지스터의 드레인(12b)이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
- 반도체기판(1)에 선택트랜지스터를 형성한 후, 층간절연막(4)을 통해, Ti막(5), 제1 Pt막(5) 또는 Pt 합금막, 강유전체막(6) 및 제2 Pt막(7) 또는 Pt 합금막을 순차 퇴적시키는 공정;제2 Pt막(7) 또는 Pt 합금막을 소정의 형상으로 패터닝하고, 상부전극(7)을 형성한 후, 상기 강유전체막(6)을 소정의 형상으로 패터닝하는 공정;TiO2막(9)을 전체면에 퇴적시킨 후, 상기 TiO2막(9), 상기 Ti막(5) 및 상기 제 1 Pt막(7) 또는 Pt 합금막을 소정의 형상으로 동시에 패터닝하여, 드라이브-라인으로 기능하고 Pt막 및 Ti막으로 이루어지는 하부전극(5)을 형성하는 공정;전체면에 층간절연막(10)을 형성한 후, 상기 상부전극(7) 및 상기 선택 트랜지스터의 드레인영역(12b)상에 콘택트 홀을 형성하는 공정; 및상기 상부전극(7)과 상기 선택 트랜지스터의 드레인영역(12b)을 메탈배선(11)으로 접속하는 공정을 구비하는 것을 특징으로 하는, 반도체기억장치의 제조방법.
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