TW398071B - Nonvolatile semiconductor storage device using ferroelectric films and its fabricating method - Google Patents

Description

本發明係 是指一種使 法。 近幾年來 然極化之鐵 Pb(Zr, Ti)〇? 化鐵電膜使 之氧化矽反 8-335673 % 用隔層金屬 徵破壞。 惟，當留 氧化欽）會 成一接觸孔 件，以及利 之隔層材料 依先前技 裝置製造過 圖4、5 中 組。 首先，一 光石版印刷 技術或類此 關於一種半導體記憶裝置及其製 用鐵電膜之非揮發神主道 ^ 、，特別 谭知性丰導體記憶裝置及其製 已發展出非揮發性半導體裝置， 電膜係使用做為—電衮，_ π π /、中具有自 万ς R.T η 電夺，氧化物如BaTi03、 * r iTa〇9主要做為鐵電性材料。者 :做為電容時’鐵電膜即舆做為—層“ 應，以致破壞鐵電特徵。基於此原因，如平成 “本專利先前公開公告案所示，…：利成 以阻制此反應，即抑制反應發生，因而防止特 置於電容外時，阻止反應之隔層金屬（例如二 在形成接觸孔與形成金屬線路之後續製程中造 内之斷接，因此需製成一僅覆蓋於電容之遮敝 用光石版印刷與乾性蝕刻技術以去除接觸孔内 〇 · 藝使用一鐵電膜於電容之非揮發性半導體吃，巴 程係參考圖4、5而說明如下，應注意的是二 之編說 28a、28b、28c、28d、28e .倍米 2 ’】、·ί日无電 裝置隔離膜22及一閘電極23係利用習知 技術、乾性蝕刻技街、CVD (化學氣體沉積j之 者‘，以形成於一矽基材2 1 上，並且谁仁、 订多種 五、發明說明（2) 型式之離子注入以形成一選擇性電晶體；隨後，藉由習知 CVD製程，氧化矽24積置至10 〇 〇奈米，並以習知之 CMP (化學機械抛光）製程磨平。 其次，一接觸孔利用習知之光石版印刷技術及乾性蝕刻 技術形成’且一多元矽膜利用CVD製程而積置，此外， 僅有多元矽利用、CMP製程而留在接觸孔内且磨平，藉此 形成一多元矽之栓件2 5。 其次，由鈦氮/鈦膜與鉑膜構成之一多岸晅剎用習 知之續程而積置於多元石胸25上曰膜在：二用二 由於氮化鈦膜係使用做為一隔層金屬，以阻制鉑與多元石夕 之反應，因此鈦、氮化鈦及鉑之薄膜厚度分別為3〇、 2 0 0、1 0 0 奈米。 其次’對於PZT (Pb(Zr，Ti)〇3)膜之製成，ρζτ膠液 先旋塗於鉑/氮化鈦/鈦多層膜26上，隨後以42〇 〇c熱 處理1小時反覆進行四次，再利用RTA製程（快速埶退 火）在氮/氧氣體環境中進行6 6 0 °C熱處理30秒（如 4A) ’此時PZT膜27之最終膜厚度大約為2〇〇奈米。 其次’ PZ.T膜27以習知之光石版印刷技術及乾性钱 刻技術處理（如圖4B)。 其次’麵/氮化鈦/鈦多層膜2 6亦利用習知之杏r 疋石版Ep 刷技術及乾性蝕刻技術處理，藉此形成一底電極（如圖 4C)。在此製程中’由於薄膜特徵會受到蝕刻之電黎氣 破壞’因此利用RTA製程在氮/氧氣體環境下以5⑽ 6 0 0 °C溫度進行熱處理’用於蝕刻鉑膜之條件為微波功率

五、發明說明（3) 1000瓦，氯氣流率40 SCCM ’六氟乙烧流率40 SCCM， 曱烧流率5 SCCM，RF功率150瓦及壓力；[.4 X 1〇-3 托。由翻膜蝕刻而積置之側壁沉積膜係以濕性蝕刻法由鹽 酸溶液去除。 再者，實施電阻烘烤後，氮化鈦/鈦蝕刻即在以下蝕刻 條件進行，亦即蝕刻條件為微波功率i 〇〇〇瓦，氯氣流率 90 SCCM，RF功率1 〇〇瓦及壓力！. 4 χ i 〇_3托。 太氧化欽膜29利用反應濺射製程沉積至50 奈未（如圖4 D )，隨後為了使此一皇 碡遛铲由&要机拉細 虱化鈦膜29不致在後 、-Λ裝私中留置於接觸孔内，接觸孔一好 習知之光石版印刷技術及乾性蝕 ：-乱化鈦膜即利用 在此情況下去除二氧化鈦膜之條；=除.（如圖⑻。 1〇〇瓦及壓力1. 4 X 10-3托。 .5 SCCM，RF功率 其次，欲做為一層間絕緣膜時， 之CVD製程積置至15〇奈米（如 吩30係利用習知 '其次，一鈦膜利用濺射製程積置至）。 、 為一頂電極之翻與二氧化矽膜之 奈求’以達成俾: 以接觸於PZT膜與了員電極間之接a —黏附層，隨後一用 印刷技術及乾性餘刻技術形成（如利用習知之光石版 由於鐵電膜特徵會受到蝕刻製程之=5B)。在此製程中， 至6 0 0 °C 溫度進 用RTA製程在氮/氣氣體環境中以5心氣體破壞，因此利 行熱處理。 τ Α ^ 0 轴膝31利用濺射 J表％ >几積，且一做 其次， 氯1化欽/包胺Q 1

五、發明說明（4) 為入口之頂電極利用習知之光石版印刷技術鱼 術H (如圖5C)。在此製程中，由於鐵電膜二 蝕刻衣程之電漿氣體破壞，因此利用RTA製程在-曰，， 體環境中以5 0 0至6〇〇 °C溫度進行熱處理。 氮/氧乳 其次，欲做為一層間絕緣膜時，氧化矽32 CVD製程積置至500奈米。 用S知之 最後，一接觸孔利用習知之光石版印刷技術及乾性蝕 技術以開設於矽基材上（如圖5D)，且隨後第一層金锼 路以濺射製程形成（如圖5E)。 屬線 在^前技藝中，如圖4、5, 一氮化鈦膜提供於底電極 中，藉幻吏構成底電極之翻與多元石夕检件之反應得以避 免，類似物滲透通過翻戶斤致之多元石夕氧化亦得以避 H :取得上述效果，氮化鈦膜之厚度需至少為 2 , ^選擇性地）以電阻而生成低選擇率，使得 :/氮化鈦/鈦）之银刻製程及用於隔層Ϊ 屬（二氧化鈦）之蝕刻製程需各別 之製程增加導致成本提高。 通盯 u所用 發明 因此，本發明之目的力Ali , 蠹 、本，豆不雲尊描徂七的在^供—種半導體記憶裝置及其製 '” I # ^氣化欽膜於構成底電極之鉑膜與鈦膜之 間且Γΐ '1、I氣化敵膜與底電極在—製程中持 '續地製成圖 案，以利減>'所用到之製程數量及減低成本。 為了達成上述目的，太安^ ,^ ^ ^ e Β ^.本木柃供一種半導體記憶裝置，其 中-廷擇性電晶體係形成於—半導體基材上，及其中—底 五、發明說明（5) 電極包含鈦膜及鉑膜或鉑合金膜且做為一入口、一鐵電 膜、一頂電極包含鉑膜或鉑合金膜、及一二氧化鈦膜做為 一隔層金屬且以此結構覆蓋頂電極，鐵電膜係形成於半導 體基材上所設之一層間絕緣膜上，該半導體基材包括選擇 性電晶體，其中頂電極及選擇性電晶體之一汲區域係藉由 金屬線路經過頂電極及選擇性電晶體汲區域上形成之接觸 孑L，以利相互導通。 再者，本案提供一種用於製造一半導體記憶裝置之方 法，包含： 一步驟，係在形成一選擇性電晶體於一矽基材上之 後，經由一層間絕緣膜以一一地積置一欽膜、一第一销膜 或鉑合金膜、一鐵電膜及一第二鉑膜或鉑合金膜； 一步驟，將第二鉑膜或鉑合金膜製圖成一特定結構， 藉此形成一頂電極，及隨後將鐵電膜製圖成一特定結構； 一步驟，係在積置一二氧化鈦膜於整體上之後，將二 氧化鈦膜、翻膜及鈦膜製圖成一特定結構，藉此形成一底 電極，以做為一入口及包含鉑膜及鈦膜； 一步驟，係在形成一層間絕緣膜於整體上之後，形成 接觸孔於頂電極及選擇性電晶體之一汲區域上；及 一步驟，利用金屬線路銜接頂電極及選擇性電晶體之 没區域_。 依上述結構所示，其未使用多元矽栓件，因而不需如以 往提供氮化鈦膜於構成底電極之鉑膜與鈦膜之間用於抑制 挺底電極材料與多元石夕之反應，以及用於抑制因為氧或類

五、發明說明（6) 此者滲透通過鉑所致之多元；5夕栓件氧化，因此氮 電阻之選擇率惡化問題即可消除。 結果，由於氮化鈦膜之存在致使做為隔層金屬 鈦膜及底電極可在不同製程中製成圖案，但是二 明中卻可在-製程中持續製成ΐ 製程中之顆粒數減少與成本降低。 由此 圖式簡單說明 本發明可由以下詳細說明及相 僅用於說明而不雍媸，7抖去、圖式獲致瞭解 几/1叩+應據以拘限本發明， 圖1及丄久具中 係用於具有先前技藝鐵電性電容 '半部製程圖； 1 係用於具有先前技藝鐵電性電容之 二半部製程圖。 本發明在文後將以其/實例詳細說明。 圖1係本發明—實例之半導體記憶裝置之会 圖，圖2係用於本發明實例半導體記憶裝置^ 化数膜對 之二氧化 氧化欽膜 案’因此 達成整個 ，諸圖式 ^截面 一半部 二半部 體記憶 體記憶 截面 一半部 係本發明一實例之半導體記憶裝置結 係本發明實例用於半導體記憶裝置之 係本發明實例用於半導體記憶裝置之 圖； 圖\ 製程圖； 圖3 製程圖； 圖4 裝置之第 圖5 裝置之第 五、發明說明（7) 製程圖，圖3 係用於本發明實例半導體記憶裝置之第二 半部製程圖。參閱圖1 - 3，編號1 係一矽基材，2 係一 裝置隔離膜，3 係一閘極，4與1 0 各係一層間絕緣 膜，5 係一翻/鈦多層膜，6 係一 S r B i 2 T a2 09 膜，7 係一 翻膜，8a、8b、8c、8d、8e 係光電阻，9 係二氧化鈦 膜，1 1 係金屬線路，1 2 a 係一選擇性電晶體之源區，及 1 2b 係選擇性電晶體之汲區。 首先，一裝置隔離膜2 與一閘極3 係利用習知之光石 版印刷技術、乾性蝕刻技術、CVD 或類似者而形成於一 矽基材1 上，且進行多種型式之離子注入，藉以形成一 選擇性電晶體。此後，藉由習知之CVD製程，氧化矽4 積置到達1 0 0 0 奈米以做為一層間絕緣膜，並以習知之 CMP 製程磨平。隨後，含有鈦膜及鉑膜之鉑/鈦多層膜5 利用習知之藏射製程而積置，此外，在本實例中，鈦之薄 膜厚度為30 奈米而鉑之薄膜厚度為100 奈米，再者， 鉑合金膜可替代鉑膜。 其次，欲生成一 SrBi2Ta2 09膜6 時，SrBi2Ta2 09朦液 係旋塗於翻/鈦多層膜5 上，且在一 2 5 0 °C 之熱板上烘 烤，此後以5 0 0 °C 加熱處理5 分鐘及以8 0 0 °C 加熱處 理5 '分鐘，其係以RTA製程在氮/氧氣體環境下反覆進 行四次，此情況下SrB i2 Ta2 09膜6 之最終膜厚度為1 5 0 奈米。 其次，鉑膜7以濺射製程積置（如圖2A)，隨後一頂 電極由習知之光石版印刷技術及乾性蝕刻技術製成（如圖

第Π頁 五、發明說明（8) =.，應丨意的是翻合金膜可替代翻膜7。此後， 加執2卢2理、膜I Ό日日，為求其特徵性之穩定，故以80 0 °c 行Γ地0分鐘’其係以—炫爐在氮/氧氣體環境下進 乾性蝕刻技術（如圖2_ t ^ ^ ^ ^ & 乂）處理，措此使鐵電性記憶體之 用反應，在巧 © 做為一隔層金屬而可;x賤射氣程而積置至50奈米，以 f ' 了抑制氧化矽與SrBi2Ta90Q膜之反庫 (如圖2D);此外，編號8係指光電阻：Λ膜之反應 其次，二氧化鈦膜9及鉑/鈦多層臈5利用習知之光 刷技術及乾性蝕刻技術處王里，藉以生成一底電極而 麻為一入口（如® 3A)。在本發明中，藉由以-鉑/鈦多 層膜做為底電極之配置方式，底電極本身即漸成一薄膜， 且因氮化鈦所致之選擇率阻礙問題亦得以解決，因而容 底電極之蝕刻（即鉑/鈦多層膜）及隔層金屬之蝕刻（ 二氧化鈦膜）可在一製程中持續地進行。 在此實例中，微波功率為1 0 0 0瓦，氯氣之流率為4〇 SCCM，六氟乙烷流率為40 SCCM，甲烷流率 RF功率為ΐδ〇瓦及壓力為丨.4 x 1〇-3托，‘、再者，由此 餘刻所積置之側壁沉積膜係藉由濕性蝕刻而以鹽酸溶液^ 除。 再者，在此製程中由於薄膜特徵會由蝕刻製程之電漿 體破壞，因此加熱處理即以RTA製程在a/氧氣體環境中

第12頁 五、發明說明（9) 之500 至600 °C 溫度下進行。 其次，氧化矽10利用習知之CVD製程積置成500 奈 米之層間絕緣膜，隨後一接觸孔利用習知之光石版印刷技 術及乾性#刻技術開設於電容上（如圖3B)。在此製程 中，由於薄膜特徵會受到蝕刻製程之電漿氣體破壞，因此 加熱處理係以RTA製程在氮/氧氣體環境中之5 0 0 至 600 °C 溫度下進行。 最後，接觸孔利用習知之光石版印刷技術及乾性钱刻技 術而開設於矽基材上所形成之選擇性電晶體之源/汲區域 12a、12b 上（如圖3C)，隨後金屬線路1 1 以濺射製程 形成，使頂電極7及没區域12b 相互導通（如圖3D)。 本發明揭述如上，可知的是其有多種變化方式，諸變化 並未脫離本發明之精神範蜂，且習於此技者熟知之諸此修 改型式皆涵蓋於以下申請範圍内。 參考編號 1 碎基材 2 裝置隔離膜 , 3 閘極 4、1 0層間絕緣膜 5 # /鈦多層膜 6 SrBi2Ta2 09 膜 7 鉑膜 8 光電阻 9 二氧化鈦膜

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Claims (1)

1. J?^2153S 置，其中一選擇性電晶體係形成 六、申請專利範圍 於 1. 一種半導體記憶裝 一. -------'一，小少风人 一半導體基材（1)上’及其中一底電極包含欽膜及麵膜 或鉑合金膜且做為一入口、一鐵電膜（6)、一頂電極（7) 包含鉑膜或鉑合金膜、 金屬且以 或鉑合金膜、及—二氧化鈦膜（9) 做為一隔廣 此結構覆蓋頂電極（Ό，鐵電膜（6)係形成於 半導體基材（1 )上所設之一層間絕緣膜（4 )上，該半導 體基材包括選擇性電晶體，其中頂電極（7 )及選擇性電 晶體之一汲區域（1 2b)係藉由金屬線路（11 )經過頂電 極（7)與選擇性電晶體没區域（12b)上形成之接觸孔， 以利相互導通。 2. —種用於製造一半導體記憶裝置之方法，包含. 一步驟’係在形成一選擇性電晶體於一石夕基材 上之後’經由一層間絕緣膜（4)以一一地積置"一欽膜 (_5)、—第—鉑膜（5)或鉑合金膜、一鐵電膜 、一# —銘膜（7)或翻合金膜； 、 第 —步驟，將第二麵膜（7)或鉑合金膜 構，1圖成一特定社 ^猎此形成一頂電極（7)，及隨後將鐵略f ° 成一特定結構； n电膜U)製圖 德=步驟，係在積置—二氧化鈦膜（9)於敕姊μ 後，將二氧化鈦膜（9 )、鉑膜於疋胜上之 Ξίΐ構，藉此形成一底電·（5)，以做V5)製圖成— 翻膜及鈦膜； 彳文為一入口及包含 V驟’係在形成—層間绍绝指：γ ·| 電晶體之一没區

   %，形成接觸孔於頂電極（ 、·、及握〇)於整體上之 及選擇性番

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