JPH0249471A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0249471A JPH0249471A JP1121213A JP12121389A JPH0249471A JP H0249471 A JPH0249471 A JP H0249471A JP 1121213 A JP1121213 A JP 1121213A JP 12121389 A JP12121389 A JP 12121389A JP H0249471 A JPH0249471 A JP H0249471A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、高密度集積回路に関するもので、特に強誘
電体物質を用いたＥ２ＦＲＯＭメモリデバイスのような
半導体装置とその製造方法に関するものである。
電体物質を用いたＥ２ＦＲＯＭメモリデバイスのような
半導体装置とその製造方法に関するものである。
（従来の技術）
第７図（ａ）ないし第７図（ｃ）は、従来のＥ２ＦＲＯ
Ｍメモリデバイスの製造技術を工程順に示す断面図であ
る。
Ｍメモリデバイスの製造技術を工程順に示す断面図であ
る。
第７図（ａ）において、Ｐ型シリコン基板１の表面にＬ
ＯＣＯ３法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、シリコン酸化膜を形成しゲート絶縁膜２とする。
ＯＣＯ３法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、シリコン酸化膜を形成しゲート絶縁膜２とする。
次に、ＬＰＣＶＤ法を用いて、゛前記ゲート絶縁膜２上
にポリシリコン膜を堆積した後、パターニングを行いワ
ード線のゲート電極３とする。前記ゲート電極３をマス
クにＰ（りん）もしくはＡｓ（ヒ素）をイオン注入し、
熱拡散を行うことにより、ソース／ドレイン領域４を形
成する。さらに、ＣＶＤ法にて層間絶縁膜としてシリコ
ン酸化膜５を堆積する。
にポリシリコン膜を堆積した後、パターニングを行いワ
ード線のゲート電極３とする。前記ゲート電極３をマス
クにＰ（りん）もしくはＡｓ（ヒ素）をイオン注入し、
熱拡散を行うことにより、ソース／ドレイン領域４を形
成する。さらに、ＣＶＤ法にて層間絶縁膜としてシリコ
ン酸化膜５を堆積する。
次に第７図（ｂ）において、強誘電体の電極としてＷ（
タングステン）１４を堆積し、パターニングの後、強誘
電体物質の層を形成するために、ＰＺＴ系セラミックの
ターゲットを用いて、ＲＦマグネトロンスパッタにて、
強誘電体物質膜６を成膜する。このとき、ＰＺＴ系セラ
ミックとしては、Ｐ ｂｏ、ｏｓｓ ｒ ｏ、ｏｓ （
（Ｙｌ、／２ Ｎ ｂ ｌ／２ ） ０．０２Ｔ ｉ
Ｏ，４６Ｚ ｒ ｏ、２１０３＋ Ｓ ｂ Ｏｓ ｏ、
５ ｖｔ％を用い、３００℃に基板加熱し、成膜速度６
００人／ｈｒで、４５００人の厚さのチタン酸塩とジル
コン酸塩との共晶膜６を作製する。その後、強誘電体の
第２の電極としてＷ（タングステン）１５を堆積する。
タングステン）１４を堆積し、パターニングの後、強誘
電体物質の層を形成するために、ＰＺＴ系セラミックの
ターゲットを用いて、ＲＦマグネトロンスパッタにて、
強誘電体物質膜６を成膜する。このとき、ＰＺＴ系セラ
ミックとしては、Ｐ ｂｏ、ｏｓｓ ｒ ｏ、ｏｓ （
（Ｙｌ、／２ Ｎ ｂ ｌ／２ ） ０．０２Ｔ ｉ
Ｏ，４６Ｚ ｒ ｏ、２１０３＋ Ｓ ｂ Ｏｓ ｏ、
５ ｖｔ％を用い、３００℃に基板加熱し、成膜速度６
００人／ｈｒで、４５００人の厚さのチタン酸塩とジル
コン酸塩との共晶膜６を作製する。その後、強誘電体の
第２の電極としてＷ（タングステン）１５を堆積する。
次に、前記強誘電体物質膜６および強誘電体の電極１４
、および１５を第７図（ｂ）のようにパターニングした
のちに第７図（Ｃ）のようにシリコン酸化膜７を層間絶
縁膜としてＣＶＤ法にて堆積し、その後ソース／ドレイ
ン領域４および強誘電体の電極１４．１５にコンタクト
孔を開孔し、ＡＩ（アルミニウム）をスパッタ法にて堆
積し、パターニングすることによってアルミニウム配線
８を形成する。
、および１５を第７図（ｂ）のようにパターニングした
のちに第７図（Ｃ）のようにシリコン酸化膜７を層間絶
縁膜としてＣＶＤ法にて堆積し、その後ソース／ドレイ
ン領域４および強誘電体の電極１４．１５にコンタクト
孔を開孔し、ＡＩ（アルミニウム）をスパッタ法にて堆
積し、パターニングすることによってアルミニウム配線
８を形成する。
このような構成の従来の装置では、半導体装置の微細化
の過程において前記強誘電体物質膜６を薄くしようとす
ると、該強誘電体物質膜６の耐圧が低下し、半導体装置
の信頼性に問題がでてくる。
の過程において前記強誘電体物質膜６を薄くしようとす
ると、該強誘電体物質膜６の耐圧が低下し、半導体装置
の信頼性に問題がでてくる。
該強誘電体物質膜６の耐圧をあげるためには、これ自体
を厚くせねばならず、時代の要求に逆行するかたちとな
る。
を厚くせねばならず、時代の要求に逆行するかたちとな
る。
（発明が解決しようとする課題）
この発明は、前記のような点に鑑みてなされたもので、
強誘電体物質を用いて作製する記憶セルを有する半導体
装置において、強誘電体物質膜が薄膜になっても充分な
耐圧を有するような構造を実現することを目的とする。
強誘電体物質を用いて作製する記憶セルを有する半導体
装置において、強誘電体物質膜が薄膜になっても充分な
耐圧を有するような構造を実現することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明による半導体装置にあっては、記憶セルを作製
するための強誘電体物質膜に密着して、その下面あるい
は上面、あるいは側面、下面と上面、下面と側面、上面
と側面又は全面に絶縁膜を形成することにより、前記強
誘電体物質膜の耐圧を向上させる。
するための強誘電体物質膜に密着して、その下面あるい
は上面、あるいは側面、下面と上面、下面と側面、上面
と側面又は全面に絶縁膜を形成することにより、前記強
誘電体物質膜の耐圧を向上させる。
（作用）
前記半導体装置にあっては、強誘電体物質膜に密着した
絶縁膜により、強誘電体物質膜の絶縁能力を向上させる
ことによって、電極間の強誘電体物質膜の耐圧を向上で
き、これにより前記強誘電体物質膜が薄膜でも充分な耐
圧を持たせることができる。
絶縁膜により、強誘電体物質膜の絶縁能力を向上させる
ことによって、電極間の強誘電体物質膜の耐圧を向上で
き、これにより前記強誘電体物質膜が薄膜でも充分な耐
圧を持たせることができる。
（実施例）
以下、第１図ないし第６図の製造工程図を参照して、こ
の発明の実施例に係わる半導体装置とその製造方法を説
明する。
の発明の実施例に係わる半導体装置とその製造方法を説
明する。
（１） 第１図（ａ）ないし第１図（ｃ）は、第１の
実施例装置の製造方法を工程順に示す断面図である。
実施例装置の製造方法を工程順に示す断面図である。
第１図（ａ）において、Ｐ型シリコン基板ｌの表面にＬ
ＯＣＯ３法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
ＯＣＯ３法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
次に、ＬＰＣＶＤ法にて前記ゲート絶縁膜２上にポリシ
リコン膜を例えば４０００人堆積した後、公知のホトリ
ソグラフィ法等によるパターニングを行い、ワード線の
ゲート電極３とする。次に、前記ゲート電極３をマスク
として用い、基板１中にＰ（りん）もしくはＡｓ（ヒ素
）をイオン注入し、熱拡散を行うことにより、ソース／
ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁膜とし
て、シリコン酸化膜５を例えば２０００人堆積する。
リコン膜を例えば４０００人堆積した後、公知のホトリ
ソグラフィ法等によるパターニングを行い、ワード線の
ゲート電極３とする。次に、前記ゲート電極３をマスク
として用い、基板１中にＰ（りん）もしくはＡｓ（ヒ素
）をイオン注入し、熱拡散を行うことにより、ソース／
ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁膜とし
て、シリコン酸化膜５を例えば２０００人堆積する。
次に、第１図（ｂ）に示すように、強誘電体の電極とし
てＷ（タングステン）１４を５５０℃のＡｒ（アルゴン
）雰囲気中で例えば１０００人堆積し、パターニングの
後、ＬＰＣＶＤ法にてポリシリコン膜を例えば５００人
堆積する。その後に、１０００℃のＡｒ（アルゴン）希
釈酸化法により、前記ポリシリコン膜を酸化し、ポリシ
リコン酸化膜９を形成する。その後、このポリシリコン
酸化膜９に密着して、強誘電体物質の層を形成するため
に、ＰＺＴ系セラミックのターゲットを用いて、ＲＦマ
グネトロンスパッタにて、強誘電体物質膜６を成膜する
。このとき、ＰＺＴ系セラミックとしては、Ｐ ｂ ０
．９５Ｓ ｒ ｏ、ｏｓｔ（Ｙ ＋・２Ｎ ｂ ｔ、−
２ｚ）ｏ、ｏ２Ｔｉｏ、ａｂＺ ｒｏ、ｓ２） Ｏｓ
＋５ｂＯｉ ｏ、ｓ ｖｔ％を用い、３００℃に基板加
熱し、成膜速度６００人／ｈｒで、４５００人の厚さの
チタン酸塩とジルコン酸塩との共晶ｓ６を作製する。そ
の後、強誘電体の第２の電極としてＷ（タングステン）
１５を例えば１０００人堆積し、前記ポリシリコン酸化
膜９、強誘電体物質膜６および強誘電体の電極１４．１
５をＣＤＥ法にてパターニングする。
てＷ（タングステン）１４を５５０℃のＡｒ（アルゴン
）雰囲気中で例えば１０００人堆積し、パターニングの
後、ＬＰＣＶＤ法にてポリシリコン膜を例えば５００人
堆積する。その後に、１０００℃のＡｒ（アルゴン）希
釈酸化法により、前記ポリシリコン膜を酸化し、ポリシ
リコン酸化膜９を形成する。その後、このポリシリコン
酸化膜９に密着して、強誘電体物質の層を形成するため
に、ＰＺＴ系セラミックのターゲットを用いて、ＲＦマ
グネトロンスパッタにて、強誘電体物質膜６を成膜する
。このとき、ＰＺＴ系セラミックとしては、Ｐ ｂ ０
．９５Ｓ ｒ ｏ、ｏｓｔ（Ｙ ＋・２Ｎ ｂ ｔ、−
２ｚ）ｏ、ｏ２Ｔｉｏ、ａｂＺ ｒｏ、ｓ２） Ｏｓ
＋５ｂＯｉ ｏ、ｓ ｖｔ％を用い、３００℃に基板加
熱し、成膜速度６００人／ｈｒで、４５００人の厚さの
チタン酸塩とジルコン酸塩との共晶ｓ６を作製する。そ
の後、強誘電体の第２の電極としてＷ（タングステン）
１５を例えば１０００人堆積し、前記ポリシリコン酸化
膜９、強誘電体物質膜６および強誘電体の電極１４．１
５をＣＤＥ法にてパターニングする。
次に、第１図（ｃ）に示すように、層間絶縁膜としてシ
リコン酸化膜７をＣＶＤ法にて例えば４０００人堆積し
、その後、ソース／ドレイン領域４および強誘電体の電
極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミニ
ウム）をスパッタ法にて堆積し、パターニングすること
によって、アルミニウム配線８を形成する。
リコン酸化膜７をＣＶＤ法にて例えば４０００人堆積し
、その後、ソース／ドレイン領域４および強誘電体の電
極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミニ
ウム）をスパッタ法にて堆積し、パターニングすること
によって、アルミニウム配線８を形成する。
以上のようにしてこの第１実施例によるＥ２ＦＲＯＭの
メモリセルが製造される。この構成によれば、第１図（
Ｃ）に示すように、タングステンの電極１４．１５間に
は、強誘電体物質膜６が、絶縁性のあるポリシリコン酸
化膜９を介して設けられているから、電極１４．１５間
の耐圧が向上される。
メモリセルが製造される。この構成によれば、第１図（
Ｃ）に示すように、タングステンの電極１４．１５間に
は、強誘電体物質膜６が、絶縁性のあるポリシリコン酸
化膜９を介して設けられているから、電極１４．１５間
の耐圧が向上される。
尚、ポリシリコン酸化膜９は強誘電体物質膜６の下に形
成したが、強誘電体物質膜６の上でもよいし、ポリシリ
コン酸化膜９は、窒化膜でも、酸化膜形成後、ＮＨ，雰
囲気中でアニールすることによってできる窒素を含む酸
化膜でもよい。また、強誘電体物質膜６には、チタン酸
塩とジルコン酸塩との共晶膜を用いたが、チタン酸塩膜
、あるいはジルコン酸塩膜でもよい。
成したが、強誘電体物質膜６の上でもよいし、ポリシリ
コン酸化膜９は、窒化膜でも、酸化膜形成後、ＮＨ，雰
囲気中でアニールすることによってできる窒素を含む酸
化膜でもよい。また、強誘電体物質膜６には、チタン酸
塩とジルコン酸塩との共晶膜を用いたが、チタン酸塩膜
、あるいはジルコン酸塩膜でもよい。
（２）第２図（ａ）ないし第２図（ｃ）は、第２の実施
例装置の製造方法を工程順に示す断面図である。
例装置の製造方法を工程順に示す断面図である。
第２図（ａ）において、Ｐ型シリコン基板１の表面にＬ
ＯＣＯＳ法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
ＯＣＯＳ法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
次に、ＬＰＣＶＤ法にて前記ゲート絶縁膜２上にポリシ
リコン膜を例えば４０００人堆積した後、公知のホトリ
ソグラフィ法等によるパターニングを行い、ワード線の
ゲート電極３とする。次に、前記ゲート電極３をマスク
として用い、基板１中にＰ（りん）もしくはＡｓ（ヒ素
）をイオン注入し、熱拡散を行うことにより、ソース／
ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁膜とし
て、シリコン酸化膜５を例えば２０ｏＯ人堆積する。
リコン膜を例えば４０００人堆積した後、公知のホトリ
ソグラフィ法等によるパターニングを行い、ワード線の
ゲート電極３とする。次に、前記ゲート電極３をマスク
として用い、基板１中にＰ（りん）もしくはＡｓ（ヒ素
）をイオン注入し、熱拡散を行うことにより、ソース／
ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁膜とし
て、シリコン酸化膜５を例えば２０ｏＯ人堆積する。
次に、第２図（ｂ）に示すように、強誘電体の電極とし
てＷ（タングステン）１４を５５０”ＣのＡｒ（アルゴ
ン）雰囲気中で例えば１００ＯＡ堆積し、パターニング
の後、ＬＰＣＶＤ法にてポリシリコン膜を例えば５００
人堆積する。その後に、１０００℃のＡｒ（アルゴン）
希釈酸化法により、前記ポリシリコン膜を酸化し、ポリ
シリコン酸化膜９を形成する。その後、このポリシリコ
ン酸化膜９に密着して、強誘電体物質の層を形成するた
めに、ＰＺＴ系セラミックのターゲットを用いて、ＲＦ
マグネトロンスパッタにて、強誘電体物質膜６を成膜す
る。このとき、ＰＺＴ系セラミックとしては・Ｐ ｂ
ｏ、ｅ５ｓ ｒ ｏ、ｏｓｌ（Ｙ １．−２ Ｎ ｂ
＋、、□２）ｏ、ｏｚＴ １０４６Ｚ ｒｏ、＋２）
Ｏｓ ＋５ｂｏ３０．５ ｖｔ％を用い、３００℃に基
板加熱し、成膜速度６００人／ｈ「で、４５００人の厚
さのチタン酸塩とジルコン酸塩との共晶膜６を作製する
。その後、ＬＰＣＶＤ法にて、ポリシリコン膜を例えば
５００人堆積した後、１０００℃のＡｒ（アルゴン）希
釈酸化法により、前記ポリシリコン膜を酸化し、第２の
ポリシリコン酸化膜１０を形成する。
てＷ（タングステン）１４を５５０”ＣのＡｒ（アルゴ
ン）雰囲気中で例えば１００ＯＡ堆積し、パターニング
の後、ＬＰＣＶＤ法にてポリシリコン膜を例えば５００
人堆積する。その後に、１０００℃のＡｒ（アルゴン）
希釈酸化法により、前記ポリシリコン膜を酸化し、ポリ
シリコン酸化膜９を形成する。その後、このポリシリコ
ン酸化膜９に密着して、強誘電体物質の層を形成するた
めに、ＰＺＴ系セラミックのターゲットを用いて、ＲＦ
マグネトロンスパッタにて、強誘電体物質膜６を成膜す
る。このとき、ＰＺＴ系セラミックとしては・Ｐ ｂ
ｏ、ｅ５ｓ ｒ ｏ、ｏｓｌ（Ｙ １．−２ Ｎ ｂ
＋、、□２）ｏ、ｏｚＴ １０４６Ｚ ｒｏ、＋２）
Ｏｓ ＋５ｂｏ３０．５ ｖｔ％を用い、３００℃に基
板加熱し、成膜速度６００人／ｈ「で、４５００人の厚
さのチタン酸塩とジルコン酸塩との共晶膜６を作製する
。その後、ＬＰＣＶＤ法にて、ポリシリコン膜を例えば
５００人堆積した後、１０００℃のＡｒ（アルゴン）希
釈酸化法により、前記ポリシリコン膜を酸化し、第２の
ポリシリコン酸化膜１０を形成する。
その後、強誘電体の第２の電極としてＷ（タングステン
）１５を例えば１０００人堆積した後、ポリシリコン酸
化膜９，１０、強誘電体物質膜６および強誘電体の電極
１４．１５をＣＤＥ法にてパターニングする。
）１５を例えば１０００人堆積した後、ポリシリコン酸
化膜９，１０、強誘電体物質膜６および強誘電体の電極
１４．１５をＣＤＥ法にてパターニングする。
次に、第２図（ｃ）に示すように、層間絶縁膜として、
シリコン酸化膜７をＣＶＤ法にて例えば４０００人堆積
し、その後、ソース／ドレイン領域４および強誘電体の
電極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミ
ニウム）をスパッタ法にて堆積し、パターニングするこ
とによって、アルミニウム配線８を形成する。
シリコン酸化膜７をＣＶＤ法にて例えば４０００人堆積
し、その後、ソース／ドレイン領域４および強誘電体の
電極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミ
ニウム）をスパッタ法にて堆積し、パターニングするこ
とによって、アルミニウム配線８を形成する。
以上のようにして、この第２実施例によるＥ２ＦＲＯＭ
のメモリセルが製造される。この構成によれば、第２図
（Ｃ）に示すように、タングステンの電極１４．１５間
には、強誘電体物質膜６の上、下面に、それぞれ密着し
て絶縁性のあるポリシリコン酸化膜９．１０が設けられ
ているから、第１図の場合に比較して、電極１４．１５
間の耐圧が、さらに向上される。
のメモリセルが製造される。この構成によれば、第２図
（Ｃ）に示すように、タングステンの電極１４．１５間
には、強誘電体物質膜６の上、下面に、それぞれ密着し
て絶縁性のあるポリシリコン酸化膜９．１０が設けられ
ているから、第１図の場合に比較して、電極１４．１５
間の耐圧が、さらに向上される。
尚、ポリシリコン酸化Ｈ９は、窒化膜でも、窒素を含む
酸化膜でもよい。また、強誘電体物質膜６には、チタン
酸塩とジルコン酸塩との共晶膜を用いたが、チタン酸塩
膜、あるいはジルコン酸塩膜゛でもよい。
酸化膜でもよい。また、強誘電体物質膜６には、チタン
酸塩とジルコン酸塩との共晶膜を用いたが、チタン酸塩
膜、あるいはジルコン酸塩膜゛でもよい。
（３）第３図（ａ）ないし第３図（ｄ）は、第３の実施
例装置の製造方法を工程順に示す断面図である。
例装置の製造方法を工程順に示す断面図である。
第３図（ａ）において、Ｐ型シリコン基板１の表面にＬ
ＯＣＯ３法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁Ｈ２とする。
ＯＣＯ３法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁Ｈ２とする。
次に、ＬＰＣＶＤ法にて前記ゲート絶縁膜２上にポリシ
リコン膜を例えば４０００人堆積した後、公知のホトリ
ソグラフィ法等によるパターニングを行い、ワード線の
ゲート電極３とする。次に、前記ゲート電極３をマスク
として用い、基板１中にＰ（りん）もしくはＡｓ（ヒ素
）をイオン注入し、熱拡散を行うことにより、ソース／
ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁膜とし
て、シリコン酸化膜５を例えば２０００人堆積する。
リコン膜を例えば４０００人堆積した後、公知のホトリ
ソグラフィ法等によるパターニングを行い、ワード線の
ゲート電極３とする。次に、前記ゲート電極３をマスク
として用い、基板１中にＰ（りん）もしくはＡｓ（ヒ素
）をイオン注入し、熱拡散を行うことにより、ソース／
ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁膜とし
て、シリコン酸化膜５を例えば２０００人堆積する。
次に、第３図（ｂ）に示すように、強誘電体の電極とし
て、Ｗ（タングステン）１４を５５０℃のＡｒ（アルゴ
ン）雰囲気中で例えば１０００人堆積し、パターニング
の後、強誘電体の層を形成するために、ＰＺＴ系セラミ
ックのターゲットを用いて、ＲＦマグネトロンスパッタ
にて、強誘電体物質膜６を成膜する。このとき、ＰＺＴ
系セラミックとしては、Ｐ ｂ ０．９５Ｓ ｒ ｏ、
ｏｑ ｆ （Ｙ ＋、−２Ｎ ｂ ＋２） ０．０２
Ｔ ｉ Ｏ，４６Ｚ ｒ Ｏ，５２１０ｑ ＋Ｓ ｂ
０３０．５ ｖｔ％を用い、３００℃に基板加熱し、成
膜速度６００人／ｈｒで、４５００人の厚さのチタン酸
塩とジルコン酸塩との共晶膜６を作製する。
て、Ｗ（タングステン）１４を５５０℃のＡｒ（アルゴ
ン）雰囲気中で例えば１０００人堆積し、パターニング
の後、強誘電体の層を形成するために、ＰＺＴ系セラミ
ックのターゲットを用いて、ＲＦマグネトロンスパッタ
にて、強誘電体物質膜６を成膜する。このとき、ＰＺＴ
系セラミックとしては、Ｐ ｂ ０．９５Ｓ ｒ ｏ、
ｏｑ ｆ （Ｙ ＋、−２Ｎ ｂ ＋２） ０．０２
Ｔ ｉ Ｏ，４６Ｚ ｒ Ｏ，５２１０ｑ ＋Ｓ ｂ
０３０．５ ｖｔ％を用い、３００℃に基板加熱し、成
膜速度６００人／ｈｒで、４５００人の厚さのチタン酸
塩とジルコン酸塩との共晶膜６を作製する。
次に、第３図（ｃ）に示すように、前記強誘電体膜６の
上面と側面に密着し、ＬＰＣＶＤ法にてポリシリコン膜
を例えば５００人堆積した後に、１０００℃のＡｒ（ア
ルゴン）希釈酸化法により、前記ポリシリコン膜を酸化
し、ポリシリコン酸化膜９を形成し、強誘電体の第２の
電極としてＷ（タングステン）１５を例えば１０００人
堆積した後、強誘電体の第２の電極１５をパターニング
する。
上面と側面に密着し、ＬＰＣＶＤ法にてポリシリコン膜
を例えば５００人堆積した後に、１０００℃のＡｒ（ア
ルゴン）希釈酸化法により、前記ポリシリコン膜を酸化
し、ポリシリコン酸化膜９を形成し、強誘電体の第２の
電極としてＷ（タングステン）１５を例えば１０００人
堆積した後、強誘電体の第２の電極１５をパターニング
する。
次に、第３図（ｄ）に示すように、層間絶縁膜として、
シリコン酸化膜７をＣＶＤ法にて例えば４０００人堆積
し、その後、ソース／ドレイン領域４および強誘電体の
電極１４．１５にコンタクト孔を開孔し、Ａｌ（アルミ
ニウム）をスパッタ法にて堆積し、パターニングするこ
とによって、アルミニウム配線８を形成する。
シリコン酸化膜７をＣＶＤ法にて例えば４０００人堆積
し、その後、ソース／ドレイン領域４および強誘電体の
電極１４．１５にコンタクト孔を開孔し、Ａｌ（アルミ
ニウム）をスパッタ法にて堆積し、パターニングするこ
とによって、アルミニウム配線８を形成する。
以上のようにして、この第３実施例によるＥ２ＦＲＯＭ
のメモリセルが製造される。この構成によれば、第３図
（ｄ）に示すように、タングステンの電極１４．１５間
には、強誘電体物質膜６の上面と側面に密着して、絶縁
性のあるポリシリコン酸化膜９が設けられているから、
電極１４．１５間の、特に強誘電体物質層６の側面の絶
縁性が向上でき、また、第３図（Ｃ）に示すように、−
回の堆積にて酸化膜９が上面と側面に同時に形成される
ことから、製造工程の簡略化もできる。
のメモリセルが製造される。この構成によれば、第３図
（ｄ）に示すように、タングステンの電極１４．１５間
には、強誘電体物質膜６の上面と側面に密着して、絶縁
性のあるポリシリコン酸化膜９が設けられているから、
電極１４．１５間の、特に強誘電体物質層６の側面の絶
縁性が向上でき、また、第３図（Ｃ）に示すように、−
回の堆積にて酸化膜９が上面と側面に同時に形成される
ことから、製造工程の簡略化もできる。
尚、ポリシリコン酸化膜９は、強誘電体物質膜６の下面
と側面とに形成してもよいし、ポリシリコン酸化膜９は
、窒化膜でも、窒素を含む酸化膜でもよい。また、強誘
電体物質膜６には、チタン酸塩とジルコン酸塩との共晶
膜を用いたが、チタン酸塩膜、あるいはジルコン酸ＰＡ
膜でもよい。
と側面とに形成してもよいし、ポリシリコン酸化膜９は
、窒化膜でも、窒素を含む酸化膜でもよい。また、強誘
電体物質膜６には、チタン酸塩とジルコン酸塩との共晶
膜を用いたが、チタン酸塩膜、あるいはジルコン酸ＰＡ
膜でもよい。
（４） 第４図（ａ）ないし第４図（ｄ）は、第４の
実施例装置の製造方法を工程順に示す断面図である。
実施例装置の製造方法を工程順に示す断面図である。
第４図（ａ）において、Ｐ型シリコン基板１の表面にＬ
ＯＣＯＳ法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
ＯＣＯＳ法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
次に、ＬＰＣＶＤ法を用いて前記ゲート絶縁膜２上にポ
リシリコン膜を例えば４０００人堆積した後、公知のホ
トリソグラフィ法等によるパターニングを行い、ワード
線のゲート電極３とする。次に、前記ゲート電極３をマ
スクとして用い、基板１中に、Ｐ（りん）もしくはＡｓ
（ヒ素）をイオン注入し、熱拡散を行うことにより、ソ
ース／ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁
膜として、シリコン酸化膜５を例えば２０００人堆積す
る。
リシリコン膜を例えば４０００人堆積した後、公知のホ
トリソグラフィ法等によるパターニングを行い、ワード
線のゲート電極３とする。次に、前記ゲート電極３をマ
スクとして用い、基板１中に、Ｐ（りん）もしくはＡｓ
（ヒ素）をイオン注入し、熱拡散を行うことにより、ソ
ース／ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁
膜として、シリコン酸化膜５を例えば２０００人堆積す
る。
次に、第４図（ｂ）に示すように、強誘電体の電極とし
て、Ｗ（タングステン）１４を５５０℃のＡｒ（アルゴ
ン）雰囲気中でたとえば１０００人堆積し、パターニン
グの後、ＬＰＣＶＤ法にてポリシリコン層を例えば５０
０人堆積する。その後、１０００℃のＡｒ（アルゴン）
希釈酸化法により、前記ポリシリコン膜を酸化し、ポリ
シリコン酸化膜９を形成する。その後、前記ポリシリコ
ン酸化膜９に密着して、強誘電体物質の層を形成するた
めに、ＰＺＴ系セラミツクのターゲットを用いて、ＲＦ
マグネトロンスパッタにて、強誘電体物質膜６を成膜す
る。このとき、ＰＺＴ系セラミックとしては、Ｐ ｂ
０．９５Ｓ ｒ ｏ、ｏｓ （（Ｙ＋、、ｚＮ ｂ ＋
２） 、０２Ｔ ｉ Ｏ，４６２ｒ Ｏ，５２＋ ０
３ ＋Ｓ ｂ ０３ ｏ、ｓ Ｖ１％を用い、３００℃
に基板加熱し、成膜速度６００人／ｈｒで、４５００人
の厚さのチタン酸塩とジルコン酸塩との共晶膜を作製す
る。
て、Ｗ（タングステン）１４を５５０℃のＡｒ（アルゴ
ン）雰囲気中でたとえば１０００人堆積し、パターニン
グの後、ＬＰＣＶＤ法にてポリシリコン層を例えば５０
０人堆積する。その後、１０００℃のＡｒ（アルゴン）
希釈酸化法により、前記ポリシリコン膜を酸化し、ポリ
シリコン酸化膜９を形成する。その後、前記ポリシリコ
ン酸化膜９に密着して、強誘電体物質の層を形成するた
めに、ＰＺＴ系セラミツクのターゲットを用いて、ＲＦ
マグネトロンスパッタにて、強誘電体物質膜６を成膜す
る。このとき、ＰＺＴ系セラミックとしては、Ｐ ｂ
０．９５Ｓ ｒ ｏ、ｏｓ （（Ｙ＋、、ｚＮ ｂ ＋
２） 、０２Ｔ ｉ Ｏ，４６２ｒ Ｏ，５２＋ ０
３ ＋Ｓ ｂ ０３ ｏ、ｓ Ｖ１％を用い、３００℃
に基板加熱し、成膜速度６００人／ｈｒで、４５００人
の厚さのチタン酸塩とジルコン酸塩との共晶膜を作製す
る。
その後、ポリシリコン酸化膜９、および強誘電体物質膜
６をパターニングする。
６をパターニングする。
次に、第４図（Ｃ）に示すように、前記強誘電体物質膜
６に密着して、ＬＰＣＶＤ法にてポリシリコン膜を例え
ば５００人堆積した後に、１０００℃のＡｒ（アルゴン
）希釈酸化法により、前記ポリシリコン膜を酸化し、ポ
リシリコン酸化膜１０を形成し、強誘電体の第２の電極
としてＷ（タングステン）１５を堆積し、これをパター
ニングする。
６に密着して、ＬＰＣＶＤ法にてポリシリコン膜を例え
ば５００人堆積した後に、１０００℃のＡｒ（アルゴン
）希釈酸化法により、前記ポリシリコン膜を酸化し、ポ
リシリコン酸化膜１０を形成し、強誘電体の第２の電極
としてＷ（タングステン）１５を堆積し、これをパター
ニングする。
次に、第４図（ｄ）に示すように、層間絶縁膜としてシ
リコン酸化膜７をＣＶＤ法にて例えば４０００人堆積し
、その後、ソース／ドレイン領域４および強誘電体の電
極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミニ
ウム）をスパッタ法にて堆積し、パターニングすること
によって、アルミニウム配線８を形成する。
リコン酸化膜７をＣＶＤ法にて例えば４０００人堆積し
、その後、ソース／ドレイン領域４および強誘電体の電
極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミニ
ウム）をスパッタ法にて堆積し、パターニングすること
によって、アルミニウム配線８を形成する。
以上のようにして、この第４実施例によるＥ２ ＦＲＯ
Ｍのメモリセルが製造される。この構成によれば、第４
図（ｄ）に示すように、タングステンの電極１４．１５
間には、強誘電体物質膜６の全面に密着して、絶縁性の
あるポリシリコン酸化膜９．１０が完全に覆っているの
で、さらに耐圧が向上できる。
Ｍのメモリセルが製造される。この構成によれば、第４
図（ｄ）に示すように、タングステンの電極１４．１５
間には、強誘電体物質膜６の全面に密着して、絶縁性の
あるポリシリコン酸化膜９．１０が完全に覆っているの
で、さらに耐圧が向上できる。
尚、ポリシリコン酸化膜９は、窒化膜でも、窒素を含む
酸化膜でもよい。また、強誘電体物質膜６には、チタン
酸塩とジルコン酸塩との共晶膜を用いたが、チタン酸塩
膜、あるいはジルコン酸塩膜でもよい。
酸化膜でもよい。また、強誘電体物質膜６には、チタン
酸塩とジルコン酸塩との共晶膜を用いたが、チタン酸塩
膜、あるいはジルコン酸塩膜でもよい。
（５）第５図（ａ）ないし第５図（ｃ）は、第５の実施
例装置の製造方法を工程順に示す断面図である。
例装置の製造方法を工程順に示す断面図である。
第５図（ａ）において、Ｐ型シリコン基板１の表面にＬ
ＯＣＯＳ法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
ＯＣＯＳ法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
次に、ＬＰＣＶＤ法にて前記ゲート絶縁膜２上にポリシ
リコン膜を例えば４０００人堆積した後、公知のホトリ
ソグラフィ法等によるパターニングを行い、ワード線の
ゲート電極３とする。次に、前記ゲート電極３をマスク
として用い、基板１中にＰ（りん）もしくはＡｓ（ヒ素
）をイオン注入し、熱拡散を行うことにより、ソース／
ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁膜とし
て、シリコン酸化膜を例えば２０００人堆積する。
リコン膜を例えば４０００人堆積した後、公知のホトリ
ソグラフィ法等によるパターニングを行い、ワード線の
ゲート電極３とする。次に、前記ゲート電極３をマスク
として用い、基板１中にＰ（りん）もしくはＡｓ（ヒ素
）をイオン注入し、熱拡散を行うことにより、ソース／
ドレイン領域４を形成し、ＣＶＤ法にて層間絶縁膜とし
て、シリコン酸化膜を例えば２０００人堆積する。
次に、第５図（ｂ）に示すように、強誘電体電極として
Ｗ（タングステン）１４を５５０℃のＡｒ（アルゴン）
雰囲気中で例えば１０００人堆積し、パターニングの後
、ＬＰＣＶＤ法にてポリシリコン膜を例えば５００人堆
積する。その後に、１０００℃のＡｒ（アルゴン）希釈
酸化法により、前記ポリシリコン膜を酸化し、ポリシリ
コン酸化膜１１を形成する。この後、７５０℃のＬＰＣ
ＶＤ法にてＳｉ３Ｎ４ （窒化シリコン）１２を例えば
３００人堆積し、ＯＮ（酸化膜、窒化膜）２層構造絶縁
膜を実現する。この２層構造絶縁膜に密着して、強誘電
体の層を形成するために、ＰＺＴ系セラミックのターゲ
ットを用いて、ＲＦマグネトロンスパッタにて、強誘電
体物質膜６を成膜する。このとき、ＰＺＴ系セラミック
としては、 Ｐ ｂ Ｏ，９５５ｒ Ｏ，０５＋（Ｙｌ
／２ Ｎ ｂ Ｉ／２）０．０２Ｔ ｉ ｏ４ｂＺ ｒ
ｏ、ｑ２１０３ ＋Ｓ ｂａ３ｏ５ｖｔ％を用い、３０
０℃に基板加熱し、成膜速度６００人／ｈ「で、４５０
０人の厚さのチタン酸塩とジルコン酸塩との共晶膜６を
作製する。その後、さらに、強誘電体の第２の電極とし
て、Ｗ（タングステン）を例えば１０００人堆積する。
Ｗ（タングステン）１４を５５０℃のＡｒ（アルゴン）
雰囲気中で例えば１０００人堆積し、パターニングの後
、ＬＰＣＶＤ法にてポリシリコン膜を例えば５００人堆
積する。その後に、１０００℃のＡｒ（アルゴン）希釈
酸化法により、前記ポリシリコン膜を酸化し、ポリシリ
コン酸化膜１１を形成する。この後、７５０℃のＬＰＣ
ＶＤ法にてＳｉ３Ｎ４ （窒化シリコン）１２を例えば
３００人堆積し、ＯＮ（酸化膜、窒化膜）２層構造絶縁
膜を実現する。この２層構造絶縁膜に密着して、強誘電
体の層を形成するために、ＰＺＴ系セラミックのターゲ
ットを用いて、ＲＦマグネトロンスパッタにて、強誘電
体物質膜６を成膜する。このとき、ＰＺＴ系セラミック
としては、 Ｐ ｂ Ｏ，９５５ｒ Ｏ，０５＋（Ｙｌ
／２ Ｎ ｂ Ｉ／２）０．０２Ｔ ｉ ｏ４ｂＺ ｒ
ｏ、ｑ２１０３ ＋Ｓ ｂａ３ｏ５ｖｔ％を用い、３０
０℃に基板加熱し、成膜速度６００人／ｈ「で、４５０
０人の厚さのチタン酸塩とジルコン酸塩との共晶膜６を
作製する。その後、さらに、強誘電体の第２の電極とし
て、Ｗ（タングステン）を例えば１０００人堆積する。
前記ポリシリコン酸化膜１１、シリコン窒化膜１２、強
誘電体物質膜６および強誘電体の電極１４．１５をＣＤ
Ｅ法を用いてパターニングする。
誘電体物質膜６および強誘電体の電極１４．１５をＣＤ
Ｅ法を用いてパターニングする。
次に、第５図（ｃ）に示すように、層間絶縁膜として、
シリコン酸化膜７をＣＶＤ法にて例えば４０００人堆積
し、その後、ソース／ドレイン領域４および強誘電体の
電極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミ
ニウム）をスパッタ法にて堆積し、パターニングするこ
とによって、アルミニウム配線８を形成する。
シリコン酸化膜７をＣＶＤ法にて例えば４０００人堆積
し、その後、ソース／ドレイン領域４および強誘電体の
電極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミ
ニウム）をスパッタ法にて堆積し、パターニングするこ
とによって、アルミニウム配線８を形成する。
以上のようにして、この第５実施例によるＥ’ ＦＲＯ
Ｍのメモリセルが製造される。この構成によれば、第５
図（Ｃ）に示すように、タングステンの電極１４．１５
間には、強誘電体物質膜６が絶縁性のあるＯＮ２層構造
絶縁膜を介して設けられているので、酸化膜、窒化膜く
あるいは窒素を含む酸化膜の１層絶縁膜よりも、さらに
耐圧が向上できる。
Ｍのメモリセルが製造される。この構成によれば、第５
図（Ｃ）に示すように、タングステンの電極１４．１５
間には、強誘電体物質膜６が絶縁性のあるＯＮ２層構造
絶縁膜を介して設けられているので、酸化膜、窒化膜く
あるいは窒素を含む酸化膜の１層絶縁膜よりも、さらに
耐圧が向上できる。
尚、ＯＮ２層構造絶縁膜１１．１２は強誘電体物質層６
の下面に形成したが、該強誘電体層６の上面、側面、上
面と下面、下面と側面、上面と側面および全面に形成し
てもよいし、ＮＯ２層構造絶縁膜でもよい。また、強誘
電体物質膜６には、チタン酸塩とジルコン酸塩との共晶
膜を用いたが、チタン酸塩膜、あるいはジルコン酸塩膜
でもよい。
の下面に形成したが、該強誘電体層６の上面、側面、上
面と下面、下面と側面、上面と側面および全面に形成し
てもよいし、ＮＯ２層構造絶縁膜でもよい。また、強誘
電体物質膜６には、チタン酸塩とジルコン酸塩との共晶
膜を用いたが、チタン酸塩膜、あるいはジルコン酸塩膜
でもよい。
（６）第６図（ａ）ないし第６図（ｃ）は、第６の実施
例の製造方法を工程順に示す断面図である。
例の製造方法を工程順に示す断面図である。
第６図（ａ）において、Ｐ型シリコン基板１の表面にＬ
ＯＣＯ３法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
ＯＣＯ３法にて図示しない素子分離領域を形成した後、
ＨＣＩ（塩酸）あるいはＡｒ（アルゴン）希釈酸化法に
より、ポリシリコン酸化膜を例えば１５０人形成し、ゲ
ート絶縁膜２とする。
次に、ＬＰＣＶＤ法を用いて前記ゲート絶縁膜２上に、
ポリシリコン膜を例えば４０００人堆積した後、パター
ニングを行い、ワード線のゲート電極３とする。次に、
前記ゲート電極３をマスクとして用い、基板１中にＰ（
りん）もしくはＡｓ（ヒ素）をイオン注入し、熱拡散を
行うことにより、ソース／ドレイン領域４を形成し、Ｃ
ＶＤ法にて層間絶縁膜として、シリコン酸化膜５を例え
ば２０００人堆積する。
ポリシリコン膜を例えば４０００人堆積した後、パター
ニングを行い、ワード線のゲート電極３とする。次に、
前記ゲート電極３をマスクとして用い、基板１中にＰ（
りん）もしくはＡｓ（ヒ素）をイオン注入し、熱拡散を
行うことにより、ソース／ドレイン領域４を形成し、Ｃ
ＶＤ法にて層間絶縁膜として、シリコン酸化膜５を例え
ば２０００人堆積する。
次に、第６図（ｂ）に示すように、強誘電体の電極とし
て、Ｗ（タングステン）１４を５５０℃のＡｒ（アルゴ
ン）雰囲気中で例えば１０００人堆積し、パターニング
の後、ＬＰＣＶＤ法にてポリシリコン膜を例えば５００
人堆積する。その後に、１０００℃のＡｒ（アルゴン）
希釈酸化法により、前記ポリシリコン膜を酸化し、ポリ
シリコン酸化膜１１を形成する。この後、７５０℃ＬＰ
ＣＶＤ法ニヨリ、Ｓｉ、Ｎ４ （窒化シリコン）１２を
例えば３００人堆積し、１０００℃Ｗｅｔ酸化を行うこ
とにより、前記５ｉ３Ｎ４（窒化シリコン）膜の上面に
、第２の酸化膜１３を形成し、ＯＮＯ（酸化膜、窒化膜
、酸化膜）３層構造絶縁膜を実現する。このＯＮＯ３層
構造絶縁膜に密着して、強誘電体物質の層を形成するた
めに、ＰＺＴ系セラミックのターゲットを用いて、ＲＦ
マグネトロンスパッタにて、強誘電体物質膜６を成膜す
る。このとき、ＰＺＴ系セラミックとしてはｓ Ｐ
ｂｏ、＊５ｓ ｒｇ、ｏ５ １ （Ｙｌ／２
Ｎｂｒ７２ ） ０．０２Ｔ ｉ Ｏ，４６Ｚｒｏ、
ｓｚ） Ｏ＊ ＋Ｓ ｂＯｉ ｏ、９ｗｔ％を用い、３
００℃に基板加熱し、成膜速度６００人／ｈｒで、４５
００人の厚さのチタン酸塩とジルコン酸塩との共晶膜６
を作製する。その後、強誘電体の第２の電極としてＷ（
タングステン）１５を例えば１０００人堆積した後、ポ
リシリコン酸化膜１１、シリコン窒化膜１２、第２の酸
化膜１３、強誘電体物質膜６および強誘電体の電極１４
．１５をＣＤＥ法を用いてパターニングする。
て、Ｗ（タングステン）１４を５５０℃のＡｒ（アルゴ
ン）雰囲気中で例えば１０００人堆積し、パターニング
の後、ＬＰＣＶＤ法にてポリシリコン膜を例えば５００
人堆積する。その後に、１０００℃のＡｒ（アルゴン）
希釈酸化法により、前記ポリシリコン膜を酸化し、ポリ
シリコン酸化膜１１を形成する。この後、７５０℃ＬＰ
ＣＶＤ法ニヨリ、Ｓｉ、Ｎ４ （窒化シリコン）１２を
例えば３００人堆積し、１０００℃Ｗｅｔ酸化を行うこ
とにより、前記５ｉ３Ｎ４（窒化シリコン）膜の上面に
、第２の酸化膜１３を形成し、ＯＮＯ（酸化膜、窒化膜
、酸化膜）３層構造絶縁膜を実現する。このＯＮＯ３層
構造絶縁膜に密着して、強誘電体物質の層を形成するた
めに、ＰＺＴ系セラミックのターゲットを用いて、ＲＦ
マグネトロンスパッタにて、強誘電体物質膜６を成膜す
る。このとき、ＰＺＴ系セラミックとしてはｓ Ｐ
ｂｏ、＊５ｓ ｒｇ、ｏ５ １ （Ｙｌ／２
Ｎｂｒ７２ ） ０．０２Ｔ ｉ Ｏ，４６Ｚｒｏ、
ｓｚ） Ｏ＊ ＋Ｓ ｂＯｉ ｏ、９ｗｔ％を用い、３
００℃に基板加熱し、成膜速度６００人／ｈｒで、４５
００人の厚さのチタン酸塩とジルコン酸塩との共晶膜６
を作製する。その後、強誘電体の第２の電極としてＷ（
タングステン）１５を例えば１０００人堆積した後、ポ
リシリコン酸化膜１１、シリコン窒化膜１２、第２の酸
化膜１３、強誘電体物質膜６および強誘電体の電極１４
．１５をＣＤＥ法を用いてパターニングする。
次に、第６図（ｃ）に示すように、層間絶縁膜として、
シリコン酸化膜７をＣＶＤ法にて例えば４０００人堆積
し、その後、ソース／ドレイン領域４および強誘電体の
電極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミ
ニウム）をスパッタ法にて堆積し、パターニングするこ
とによって、アルミニウム配線８を形成する。
シリコン酸化膜７をＣＶＤ法にて例えば４０００人堆積
し、その後、ソース／ドレイン領域４および強誘電体の
電極１４．１５にコンタクト孔を開孔し、ＡＩ（アルミ
ニウム）をスパッタ法にて堆積し、パターニングするこ
とによって、アルミニウム配線８を形成する。
以上のようにして、この第６実施例によるＥ２ＦＲＯＭ
のメモリセルが製造される。この構成によれば、第６図
（Ｃ）に示すように、タングステンの電極１４．１５間
には、強誘電体物質膜６が、絶縁性のあるＯＮＯ３層構
造絶縁膜を介して設けられているので、ＯＮ２層構造絶
縁膜もしくはＮＯ２層構造絶縁膜よりも、さらに電極１
４．１５間の耐圧が向上される。
のメモリセルが製造される。この構成によれば、第６図
（Ｃ）に示すように、タングステンの電極１４．１５間
には、強誘電体物質膜６が、絶縁性のあるＯＮＯ３層構
造絶縁膜を介して設けられているので、ＯＮ２層構造絶
縁膜もしくはＮＯ２層構造絶縁膜よりも、さらに電極１
４．１５間の耐圧が向上される。
尚、ＯＮＯ３層構造絶縁膜１１．１２．１３は、強誘電
体物質膜６の下面に形成したが、強誘電体物質ＩＮ！６
の上面、側面、上面と下面、下面と側面、上面と側面あ
るいは全面に形成してもよいし、Ｎ０Ｎ３層構造絶縁膜
でもよい。また、強誘電体物質膜６には、チタン酸塩と
ジル：”ン酸塩との共晶膜を用いたが、チタン酸塩膜、
あるいはジルコン酸塩膜でもよい。
体物質膜６の下面に形成したが、強誘電体物質ＩＮ！６
の上面、側面、上面と下面、下面と側面、上面と側面あ
るいは全面に形成してもよいし、Ｎ０Ｎ３層構造絶縁膜
でもよい。また、強誘電体物質膜６には、チタン酸塩と
ジル：”ン酸塩との共晶膜を用いたが、チタン酸塩膜、
あるいはジルコン酸塩膜でもよい。
［発明の効果］
以上説明したようにこの発明によれば、強誘電体物質を
用いて作製す、る記憶セルを有する半導体装置において
、強誘電体物質膜が薄膜になっても、該強誘電体層の耐
圧を向上でき、かつ、信頼性の高い半導体装置およびそ
の製造方法が得られる。
用いて作製す、る記憶セルを有する半導体装置において
、強誘電体物質膜が薄膜になっても、該強誘電体層の耐
圧を向上でき、かつ、信頼性の高い半導体装置およびそ
の製造方法が得られる。
第１図ないし第６図はこの発明の実施例に係わる半導体
装置の製造方法を工程順に示した断面図、第７図は従来
の技術を工程順に示した断面図である。 １・・・Ｐ型シリコン基板、２・・・ゲート絶縁膜、３
・・・ゲート電極、４・・・ソース／ドレイン領域、５
・・・層間ＣＶＤシリコン酸化膜、６・・・強誘電体物
質膜、７・・・層間ＣＶＤシリコン酸化膜、８・・・ア
ルミニウム配線、９・・・ポリシリコン酸化膜、１０・
・・第２のポリシリコン酸化膜、１１・・・ポリシリコ
ン酸化膜、１２・・・シリコン窒化膜、１３・・・シリ
コン酸化膜、１４・・・強誘電体下面の電極、１５・・
・強誘電体上面の電極。 第 図 第 図 第 図 第 図 第４ 図 第 図
装置の製造方法を工程順に示した断面図、第７図は従来
の技術を工程順に示した断面図である。 １・・・Ｐ型シリコン基板、２・・・ゲート絶縁膜、３
・・・ゲート電極、４・・・ソース／ドレイン領域、５
・・・層間ＣＶＤシリコン酸化膜、６・・・強誘電体物
質膜、７・・・層間ＣＶＤシリコン酸化膜、８・・・ア
ルミニウム配線、９・・・ポリシリコン酸化膜、１０・
・・第２のポリシリコン酸化膜、１１・・・ポリシリコ
ン酸化膜、１２・・・シリコン窒化膜、１３・・・シリ
コン酸化膜、１４・・・強誘電体下面の電極、１５・・
・強誘電体上面の電極。 第 図 第 図 第 図 第 図 第４ 図 第 図
Claims (6)
- （１）強誘電体物質を用いて作製する記憶セルを有する
半導体装置において、該強誘電体物質膜に密着して下面
、側面もしくは上面の少なくとも一面に酸化膜あるいは
窒化膜あるいは窒素を含む酸化膜の絶縁膜を有すること
を特徴とする半導体装置。 - （２）前記強誘電体物質膜に密着して上面と側面、もし
くは下面と側面、上、下面と側面に酸化膜あるいは窒化
膜あるいは窒素を含む酸化膜の絶縁膜を有することを特
徴とする請求項（１）に記載の半導体装置。 - （３）前記絶縁膜は、前記強誘電体物質膜表面に順次形
成された酸化膜、窒化膜あるいは窒化膜、酸化膜の２層
構造絶縁膜であることを特徴とする請求項（１）あるい
は（２）に記載の半導体装置。 - （４）前記絶縁膜は、前記強誘電体物質膜表面に順次形
成された酸化膜、窒化膜、酸化膜あるいは窒化膜、酸化
膜、窒化膜の３層構造絶縁膜であることを特徴とする請
求項（１）あるいは（２）に記載の半導体装置。 - （５）前記強誘電体物質にチタン酸塩、ジルコン酸塩、
チタン酸塩とジルコン酸塩の共晶のうち少なくとも１つ
を用いたことを特徴とする請求項（１）ないし（４）の
いずれかに記載の半導体装置。 - （６）Ｐ型またはＮ型の半導体領域上に形成されたゲー
ト絶縁膜上のゲート電極部をマスクに、イオン注入しソ
ース／ドレイン領域を形成し、前記ゲート電極部および
前記ソース／ドレイン領域の上に層間絶縁膜を堆積する
工程と、前記層間絶縁膜上に形成された第１の電極部を
パターニングの後に、絶縁膜、強誘電体層および第２の
電極部で成る積層構造層をパターニングする工程と、絶
縁膜および強誘電体層および第２の電極部で成る積層構
造層上に層間絶縁膜を堆積し、ソース／ドレイン領域お
よび前記第１および第２の電極部にコンタクト孔を開孔
する工程と、前記コンタクト孔および層間絶縁膜上に金
属配線を形成する工程とを具備することを特徴とする半
導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-129901 | 1988-05-27 | ||
| JP12990188 | 1988-05-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0249471A true JPH0249471A (ja) | 1990-02-19 |
Family
ID=15021184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121213A Pending JPH0249471A (ja) | 1988-05-27 | 1989-05-15 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249471A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002048A1 (en) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Method of manufacturing semiconductor device |
| WO1992002047A1 (en) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| JPH0590599A (ja) * | 1991-08-16 | 1993-04-09 | Rohm Co Ltd | 強誘電体デバイス |
| JPH0590600A (ja) * | 1991-08-16 | 1993-04-09 | Rohm Co Ltd | 強誘電体デバイス |
| US5309392A (en) * | 1989-07-03 | 1994-05-03 | Hitachi, Ltd. | Semiconductor IC device using ferroelectric material in data storage cells with light assisted state transition |
| US5369296A (en) * | 1990-07-24 | 1994-11-29 | Ramtron International Corporation | Semiconductor device having a ferroelectric film in a through-hole |
| US5580814A (en) * | 1991-05-29 | 1996-12-03 | Ramtron International Corporation | Method for making a ferroelectric memory cell with a ferroelectric capacitor overlying a memory transistor |
| US5684315A (en) * | 1993-12-28 | 1997-11-04 | Hitachi, Ltd. | Semiconductor memory device including memory cells each having an information storage capacitor component formed over control electrode of cell selecting transistor |
| KR100453098B1 (ko) * | 2002-05-07 | 2004-10-15 | 주식회사 일진베어링 | 자동차용 도어 체커 |
| US7023036B2 (en) | 2001-10-02 | 2006-04-04 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric element and actuator using the same, and ink jet head and ink jet recording device |
-
1989
- 1989-05-15 JP JP1121213A patent/JPH0249471A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309392A (en) * | 1989-07-03 | 1994-05-03 | Hitachi, Ltd. | Semiconductor IC device using ferroelectric material in data storage cells with light assisted state transition |
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