KR100264368B1 - 집적회로 메모리 엘레멘트가 되는 pzt 캐패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 귀금속 전극과 Pb(ZrxTi1- x)O3(PZT 라고도 알려짐) 박막을 이용하여 고품위 평면 강유전체 캐패시터를 제조하는 방법에 관한 것으로, 귀금속 또는 귀금속 합금의 상부 전극, 지르콘산티탄산납의 층, 및 귀금속 또는 귀금속 합금의 저부전극을 갖는 평면 저장 캐패시터 소자 및 이의 제조 방법이 개시된다. 본 발명에 따르면, 반도체 회로에 사용되는 PZT를 이용한 소형의 강유전체 캐패시터를 제조할 수 있는데, 이들 캐패시터는 종래의 캐패시터가 갖는 접착성이 낮은 문제와 강유전체 성능이 매우 가변적이라는 문제를 해결한 것이다.
[색인어]
강유전체, 캐패시터, 지르콘산티탄산납(PZT), 반도체 회로
Description
본 발명은 귀금속 전극과 Pb(ZrxTi1- x)O3(PZT 라고도 알려짐) 박막을 이용하여 고품위 평면 강유전체 캐패시터를 제조하는 방법에 관한 것이다. 본 발명에 따라 반도체 회로에 사용되는 PZT를 이용한 소형 강유전체 캐패시터가 제조될 수 있다.
종래 기술에 따르면, 간단한 시험장치에서는 PZT 시스템이 소개되고 있으나, 반도체 응용을 위해 유용한 장치를 제조하는 작업은 이루어지지 않고 있다.
예를 들어, 캐패시터는 패턴화되지 않은 PZT 박막상에 제조되어 이후 제조단계에서 접착손실이 야기된다. 유용한 공개 자료에서는 대용량 캐패시터(100×100 마이크론 보다 큰 것)에 관하여 개시하고 있는데, 이것은 반도체에 사용하기에는 지나치게 큰 것이다. 그밖의 간행된 자료는 알루미늄 또는 금 상부 전극의 어느 하나를 갖는 캐패시터에 관한 것이다. 그러나 이들 재료는 제조 장치에 사용될 수 없다. 예를 들어, 금은 처리 중에 캐패시터 구조 내로 확산되어 캐패시터의 유효 두께 내에서 단락과 변경을 유발시킬 수 있다. 알루미늄의 경우, 낮은 유전상수를 갖는 산화물층이 전극과 강유전체층 사이에 형성되는데, 이것은 강유전체 캐패시터 양단에 인가되는 전계를 감소시키며 스위칭 작용의 제어를 부실하게 한다. 더구나, 어닐링되지 않은 귀금속 전극은 PZT 층과 밀접촉부가 형성되지 않기 때문에 작동이 불량하다. 즉, 종래 기술에 따른 캐패시터는 전극과 PZT 층 사이에서의 접착성이 낮고 강유전체 성능이 매우 가변적이라는 문제를 갖는다.
이러한 점을 고려하여 본 발명은, 반도체 회로에 사용될 수 있는 소형의 PZT 캐패시터로서, PZT 층의 화학량론의 변경과 어닐링 처리에 의하여 강유전체 성능을 안정화시키고 전극과 PZT 층 사이에서의 접착성을 높인 고품위 평면 강유전체 캐패시터 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
제1도는 (증착된) 산화실리콘 유리층(12)에 의하여 트랜지스터 게이트 전극층(10)이 중첩 회로 소자(도시되지 않음)로부터 분리되어 있는 집적회로의 일부를 나타낸 단면도.
제2도는 산화실리콘 유리층(12) 위에 티타늄 접착층(16)을 도포하고, 티타늄 접착층(16) 위에 귀금속 저부 전극층(18)을 도포하고, 저부 전극층(18) 위에 강유전성 PZT층(20)을 도포한 제1도의 구조를 보여주는 도면.
제3도는 중첩 귀금속 상부 전극층(22)과 캐패시터의 영역을 형성한 포토레지스트 패턴(24)을 갖는 제2도의 구조를 보여주는 도면.
제4도는 상부 전극층(22)의 일부를 제거한 후의 제3도의 구조를 보여주는 도면.
제5도는 사전에 형성된 상부 전극 위에 포토레지스트 패턴(26)을 중첩한 제4도의 구조를 보여주는 도면.
제6도는 강유전성 PZT층(20)의 일부가 제거된 제5도의 구조를 보여주는 도면.
제7도는 포토레지스트층이 제거된 제6도의 구조를 보여주는 도면.
제8도는 저부 전극을 형성한 포토레지스트 패턴(28)을 갖는 제7도의 구조를 보여 주는 도면.
제9도는 포토레지스트층이 제거된 제8도의 구조를 보여주는 도면.
제10도는 접촉 개구가 종래의 포토 패터닝 및 에칭 방식으로 이를 관통하여 절결된 중첩 산화실리콘층(30)을 갖는 제9도의 구조를 보여주는 도면.
제11도는 종래의 포토패터닝 및 에칭 방식으로 상호 연결된 중첩 알루미늄층(32)을 갖는 제10도의 구조를 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 전극 12 : 산화실리콘 유리층
16 : 티타늄 접착층 18 : 귀금속 또는 귀금속 합금 저부 전극층
20 : PZT 층 22 : 상부 전극층
24,26,28 : 포토레지스트 패턴 30 : 산화실리콘층
본 발명은 유전 분리층 위에 패턴화된 금속 상호연결부를 중첩시킨 평면 캐패시터 저장 소자에 관한 것이다. 금속 상호연결부는 유전층 내로 에칭된 개구를 통하여 패턴화된 귀금속 또는 귀금속 합금의 상부 전극과 접촉한다. 패턴화된 강유 전체 박막 위에 중첩된 패턴화된 상부전극은, 패턴화된 귀금속 또는 귀금속 합금의 저부 전극 위에 중첩된 패턴화된 강유전체 박막의 가장자리 밖으로 연장되지 않는다. 분리층 위에 중첩된 저부 전극은 패턴화된 강유전체 박막 밖으로 연장되어 있다.
본 발명은 또한 메모리 장치 및 메모리 장치를 형성하는 방법에 관한 것으로, 평면 캐패시터 저장 소자는 500Å 내지 1.0㎛ 범위의 두께를 갖는 강유전체 박막을 덮는 귀금속 또는 귀금속 합금의 상부 전극을 포함한다. 강유전체 박막은 귀금속 또는 귀금속 합금의 저부 전극 위에 중첩된다.
본 발명은 또한 본 발명의 평면 저장 캐패시터 소자를 제조하는 방법과도 관련된다. 이 방법은 귀금속 전극과 PZT를 이용하여 고품위 평면 강유전체 캐패시터를 제조하는 일련의 처리 단계를 포함한다. PZT 박막은 화학식 Pb(ZrxTi1- x)O3로 표시되는데, x=0.0 내지 x=0.92의 범위, 바람직하게는 x=0.46 내지 x=0.54 범위의 화학량론을 갖는다. 처리 단계가 수행되는 순서, 층 두께의 범위, PZT 화학량론 범위 및 이 모든 단계가 수행될 때의 어닐링 조건들은 반도체 회로 제조 방법에서 비휘발성 강유전체 캐패시터 회로를 집적화하는 개선된 방법을 구성한다.
본 발명에 따라 반도체 회로에 사용되는 PZT를 이용한 소형(3×3 마이크론 보다 작은 것)의 강유전체 캐패시터들을 제조할 수 있다. 이들 캐패시터는 반도체 처리 완료 후, 20μC/cm2건 보다 큰 스위칭 전하(정보 저장을 위하여 사용되는 특성)를 갖는다. 이에 따라, 종래 기술의 캐패시터가 갖는 접착성이 낮은 문제라든가 강유전체 성능이 매우 가변적이라는 문제가 해소된다.
본 발명은 몇 가지 양상에 있어서 이하에 기술되는 방식으로 수행되는 일련의 제조 방법을 포함한다.
제1도에 나타낸 바와 같이, 본 분야에 알려져 있는 폴리실리콘 형성(definition) 지점까지 통상의 CMOS 반도체 처리에 의하여, 회로 제어를 위한 게이트 전극(10)을 갖는 트랜지스터가 제조된다. 전극(10)은 증착된 산화실리콘 유리층(12)에 의하여 중첩 회로 소자와 분리된다.
제2도에서는, 본 발명에 따라 저부 전극 구조가 스퍼터링에 의하여 증착된다. 저부 전극 구조는 티타늄 접착층(16)에 이어서 귀금속 또는 귀금속 합금층(18)을 포함한다. 티타늄 접착층(16)의 바람직한 두께는 100 내지 1500Å 사이이고, 귀금속 또는 귀금속 합금층(18)의 바람직한 두께는 500 내지 5000Å 사이이다. 바람직한 두께 범위는 티타늄 층의 경우 200 내지 500Å이고 귀금속 층은 1000 내지 2500 Å이다. 이들 범위에서 벗어나는 티타늄 층 및 귀금속 층에서는 하부층들과 접착되지 않거나 귀금속과 티타늄 사이의 과도한 상호확산으로 인하여 만족스러운 캐패시터를 제조할 수 없다.
백금(Pt) 및 팔라디움(Pd)과 같은 순수 귀금속 뿐 아니라, Pt-Pd, Pt-Ti, Pd-Ti, Pt-Bi, Pd-Bi, Pt-Re, Pd-Re, Pt-Pd-Ti, Pt-Bi-Ti, Pd-Bi-Ti, Pt-Ru 또는 Pd-Ru 등의 합금도 저부 전극용으로 사용될 수 있다. 이 조성물은 중첩되는 PZT 층의 형태 뿐만 아니라 박막 접착에도 영향을 미칠 수 있다. 접착층으로부터의 티타늄이 귀금속 저부 전극내로 확산되기 때문에, 저부 전극 구조체의 조성물은 상부표면으로부터 하부의 산화실리콘층(12)과의 인터페이스까지 변화하게 된다.
다음에, 제2도에 나타낸 바와 같이 “PZT”로 불리우며 Pb(ZrxTi1- x)O3의 일반식을 갖는 지르콘산티탄산납층(20)이 복합 산화물 표적으로부터 스퍼터링에 의하여 증착되거나, 02분위기에서 복합 금속 표적으로부터 반응성 스퍼터링에 의하여 증착되거나. 또는 Pb, Zr 및 Ti 금속-유기 화합물로 이루어진 졸-겔 물질의 층을 기판상에서 스피닝하는 것에 의하여 증착된다. Pb(ZrxTi1- x)O3화학량론은 x=0.0 내지 x=0.92 범위로 될 수 있고, 바람직한 범위는 x=0.46 내지 x=0.54 이다. 이 범위를 벗어나게 되면 강유전체 성능이 안정화되지 않아 바람직하지 않다. PZT 층(20)은 500Å 내지 1.0㎛ 사이의 두께일 수 있다. 바람직한 PZT 층 두께 범위인 2000 내지 5000Å에서는 5 볼트 작업을 위한 적절한 스위칭 전하를 발생시킨다. 2000Å 보다 얇은 두께로는 고품위 강유전체를 제조할 수 없으며, 5000Å 보다 두꺼우면 보자전압이 높아질 수 있다.
PZT층(20)은 다음에 노(furnace) 또는 신속한 열적 어닐링 처리중 하나를 이용하여 O2분위기에서 500℃ 이상의 온도로 어닐링되어 강유전체 페로브스카이트상을 형성 한다.
제3도에서는, 100 내지 5000Å 사이의 두께를 갖는 귀금속 또는 귀금속 합금의 상부 전극층(22)이 스퍼터링에 의하여 증착된다. 저부 전극과 관련하여 위에 기술된 귀금속 및 귀금속 합금이 상부 전극의 제조에도 적합하다. 이 층의 바람직한 께는 200 내지 1500Å 사이이다. 또한 제3도에 나타낸 바와 같이, 통상적인 방식으로 제조된 포토레지스트 패턴(24)은 형성하고자 하는 캐패시터의 영역을 한정한다. 다음에, 귀금속 상부 전극층(22)이 이온 밀링, 프라즈마 에칭 또는 습식 에칭에 의하여 제거되어 제4도에 나타낸 바와 같이 원하는 캐패시터 상부 전극 만을 남겨놓는다 포토레지스트는 제거된다. 이 웨이퍼는 다음에 노 또는 신속한 열적 어닐링중 어느 하나를 이용하여 02분위기에서 500℃ 이상의 온도로 어닐링된다. 이 단계는 강유전체와 상부 전극 사이에서 밀접촉부를 형성하는데 매우 중요한데, 이는 5 볼트 작업을 위한 높은 양의 스위칭 전하를 발생시키는데 필요하다.
제5도에 나타낸 바와 같이, 통상의 방식에 의해 다른 포토레지스트 패턴(26)이 형성되는데, 앞서 형성된 캐패시터 상부 전극의 면적 보다 넓어 이를 에워싸는 작용을 한다. 노출된 PZT 층(20)은 이온 밀링, 프라즈마 에칭, 또는 습식 에칭으로 제거되어 제6도의 구조에서 나타낸 바와 같이 캐패시터에 필요한 부분만을 남겨두게 된다. 이 단계는 PZT의 대형 시이트에서 변형으로 인한 접촉손실을 제거하고, PZT의 높은 유전 상수로 인한 과도한 기생 용량을 제거하는데 필요하다. 공정의 이 시점에서, PZT는 한정된 영역 내에 있으며 저부 전극층(18)은 이제 부분적으로 노출 된다. 다음에, 포토레지스터(26)가 제거되어 도 7에 나타낸 구조체를 형성한다.
노출된 PZT가 제거된 후, 또 다른 포토레지스트 패턴(28)이 통상의 방식으로 형성되는데, 이는 제8도에 나타낸 것처럼 저부 전극층(18)의 영역을 한정하여 , 이어지는 금속화 단계에서 캐패시터 저부 전극에 접촉할 수 있도록 한다. 저부 전극 구조체(접착층(16)과 귀금속 또는 귀금속 합금층(18))는 이온 밀링, 플라즈마 에칭 또는 습식 에칭에 의하여 패턴화되어 제9도에 나타낸 바와 같이 원하는 접촉 영역만을 남기게 된다
마지막으로, 캐패시터 구조체는 제10도에 나타낸 바와 같이, 접촉 왼도우를 트랜지스터 소오스/드레인 영역, 트랜지스터 게이트는 물론 강유전체 상부 및 저부 소오스 전극 영역에 개방시키는 것에 의하여 패턴화되는 도핑되거나 되지 않은 SiO2층(30)의 증착에 의하여 분리된다. 이 장치는 알루미늄층(32)을 증착하고 알루미늄을 한정하는 것에 의해 완성되어 장치들 간에 상호연결이 형성된다. 완성된 장치는 제11도에 보여진다.
이상에서 살펴 본 바와 같이, 본 발명에 따라, 반도체 회로에 사용되는 PZT를 이용한 소형(3×3 마이크론 보다 작은 것)의 강유전체 캐패시터들을 제조할 수 있다. 이들 캐패시터는 반도체 처리 완료 후, 20 μC/cm2보다 큰 스위칭 전하를 가지며, 이에 따라, 종래의 캐패시터가 갖는 접착성이 낮은 문제와 강유전체 성능이 매우 가변적이라는 문제가 해소될 수 있다.
이상의 설명은 예시적 목적으로만 제시된 것으로, 이하의 특허청구범위에 정의된 본 출원 발명을 제한하고자 의도된 것은 아니다.
Claims (27)
- 고품위 평면 강유전체 캐패시터를 제조하는 방법에 있어서, 저부 전극 구조체를 형성하는 단계; 저부 전극 위로 Pb(ZrxTi1- x)O3의 층을 증착하는 단계(여기에서 x는 0.46 내지 0.54 범위의 값을 가짐); 웨이퍼를 O2분위기에서 500℃ 이상의 온도로 어닐링하는 단계; 금속 또는 귀금속 합금의 상부 전극층을 Pb(ZrxTi1-x)O3층 위에 형성하는 단계; 캐패시터의 영역을 형성하도록 상부 전극층 위에 제1포토레지스트 패턴을 증착하는 단계; 포토레지스트에 의하여 피복되지 않은 귀금속 상부 전극층을 제거하는 단계; 포토레지스트층을 제거하는 단계; 웨이퍼를 O2분위기에서 500℃ 이상의 온도로 어닐링하는 단계; 사전에 형성된 캐패시터의 영역 보다 넓은 영역 위로 제2포토레지스트 패턴을 종착하는 단계; 노출된 Pb(ZrxTi1-x)O3층을 제거하는 단계; 제2포토레지스트층을 제거하는 단계; 사전에 형성된 Pb(ZrxTi1- x)O3패턴 보다 넓은 영역 위로 제3포토레지스트 패턴을 증착하는 단계; 노출된 저부 전극을 제거하는 단계; 제3포토레지스트층을 제거하는 단계; 도핑되거나 도핑되지 않은 SiO2의 층을 형성하여 완성된 캐패시터 구조체를 분리 시키는 단계; 접촉부를 트랜지스터 소오스/드레인 영역 및 강유전체 캐패시터의 상부 및 저부 전극에 개방시키는 단계와; 소오스/드레인 영역과 강유전체 캐패시터 사이에 상호연결을 형성하도록 도전층을 증착하는 단계를 포함하는 제조 방법.
- 제1항에 있어서, 저부 전극이 제1금속 및 티타늄을 포함하는 제조 방법.
- 제2항에 있어서, 제1금속이 백금을 포함하는 제조 방법.
- 제2항에 있어서, 제1금속이 팔라듐을 포함하는 제조 방법.
- 제2항에 있어서, 제1금속이 백금, 팔라듐, 티타늄. 레늄, 비스무스 및 루테늄의 그룹으로부터 선택된 두 가지 이상의 금속 합금을 포함하는 제조 방법.
- 제1항에 있어서, 상부 전극 귀금속이 백금을 포함하는 제조 방법.
- 제1항에 있어서, 상부 전극 귀금속 합금이 백금, 팔라듐, 티타늄, 레늄, 비스무스 및 루테늄의 그룹으로부터 선택된 두 가지 이상의 금속을 포함하는 제조 방법.
- 제1항에 있어서, Pb(ZrxTi1-x)O3층이 500Å 내지 1.0㎛의 두께를 갖는 제조 방법.
- 집적회로 메모리 장치에 있어서, 귀금속 또는 귀금속 합금을 포함하는 저부 전극; 저부 전극 위에 위치한 500Å 내지 1.0㎛의 두께를 갖는 Pb(ZrxTi1-x)O3의 층(여기에서 x는 0.46 내지 0.54 범위의 값을 가짐)으로 되는 강유전체 박막; 및 강유전체 박막 위에 위치한 귀금속 또는 귀금속 합금을 포함하는 상부 전극을 포함하고, O2분위기에서 500℃ 이상의 온도로 어닐링된 평면 캐패시터 저장 소자.
- 제9항에 있어서, 저부 전극이 티타늄층 위에 위치하는 제1금속층을 포함하고, 제1금속층은 500 내지 5000Å 두께를 갖고, 티타늄층은 100 내지 1500Å의 두께를 갖는 저장 소자.
- 제10항에 있어서, 제1금속이 팔라듐인 저장 소자.
- 제10항에 있어서, 제1금속이 백금인 저장 소자.
- 제12항에 있어서, 제1금속이 백금, 팔라듐, 티타늄, 비스무스, 루테늄 및 레늄으로 구성된 그룹으로부터 어느 두 가지의 합금을 포함하는 저장 소자.
- 제10항에 있어서, 제1금속이 백금, 비스무스 및 티타늄의 합금인 저장 소자.
- 제10항에 있어서, 제1금속이 팔라듐, 비스무스 및 티타늄의 합금을 포함하는 저장 소자.
- 제10항에 있어서, 제1금속이 백금, 팔라듐 및 티타늄의 합금을 포함하는 저장 소자.
- 제9항에 있어서, 상부 전극 두께가 100 내지 5000Å인 저장 소자.
- 제9항에 있어서, 상부 전극이 백금을 포함하는 저장 소자.
- 제9항에 있어서, 상부 전극이 팔라듐을 포함하는 저장 소자.
- 제9항에 있어서, 상부 전극이 백금, 팔라듐, 티타늄, 비스무스, 루테늄 및 레늄 중 두 가지 이상의 합금을 포함하는 저장 소자.
- 제9항에 있어서, 상부 전극이 백금, 팔라듐 및 티타늄의 합금을 포함하는 저장 소자.
- 제9항에 있어서, 상부 전극이 백금, 비스무스 및 티타늄의 합금을 포함하는 저장 소자.
- 제9항에 있어서, 상부 전극이 팔라듐, 비스무스 및 티타늄의 합금을 포함하는 저장 소자.
- 제9항에 있어서, 상부 전극이 백금 또는 팔라듐의 어느 하나와 루테늄의 합금을 포함하는 저장 소자.
- 메모리 장치에 있어서, 유전 분리층 위에 중첩된 패턴화된 금속 상호연결부를 포함하고, 금속 상호연결부는 유전층 내로 에칭된 개구를 통하여 패턴화된 귀금속 또는 귀금속 합금의 상부 전극과 접촉하며, Pb(ZrxTi1-x)O3)의 층(여기에서 x는 0.46 내지 0.54 범위의 값을 가짐)으로되는 패턴화된 강유전체 박막 위에 중첩된 패턴화된 상부 전극은, 패턴화된 귀금속 또는 귀금속 합금의 저부 전극 위에 중첩된 패턴화된 강유전체 박막의 가장자리 밖으로 연장되지 않고, 02분위기에서 500℃이상의 온도로 어닐링된 평면 캐패시터 저장 소자.
- 제25항에 있어서, 저부 전극이 티타늄층 위에 중첩된 제1금속을 포함하는 평면 캐패시터 저장 소자.
- 제26항에 있어서, 제1금속이 백금, 팔라듐, 티타늄, 비스무스, 레늄 및 루테늄의 그룹으로부터 선택된 두 가지 이상의 금속 합금을 포함하는 평면 캐패시터 저장 소자.
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