KR920013712A - 집적회로 메모리 엘레멘트가되는 pzt캐패시터 및 그의 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 트랜지스터 게이트전극층(10)이 증착산회실리콘 유리층(12)에 의하여 중첩회로 엘레벤트(도시안됨)로 부터 분리되어 있는 집적회로의 일부를 나타낸 단면도, 제2도는 티타늄 접착층(16)을 산화실리콘 유리위에 도포하고, 귀금속 저부전극층(18)을 티타늄 접착층위에 피복하며, 강유전체 PZT층을 저부전극층에 위치되게 한 제1도의 구조를 보인 도면
Claims (29)
- 고품위 평면 강유전체 캐패시터를 제조하는 방법에 있어서, 저부 전극구조체를 형성하는 단계; 저부 전극위로 Pb(ZrxTi1-x)O3의 층을 증착하는 단계 여기서 X은 0.0에서 0.92의 번위를 가짐; O2분위기에서 섭씨 500도 이상의 온도로 웨이퍼를 어니일링하는 단계; 귀금속 및 귀금속합금의 상부전극층을 Pb(ZrxTi1-x)O3층위에 형성하는 단계; 캐패시티터의 영역을 형성하도록 상부전극 층위로 제1포토레지스트패턴을 증착하는 단계; 포토레지슨트에 의하여 피복되지 않는 귀금속 상부전극층을 제거하는 단계; 포토레지스트층을 제거하는 단계; 웨이퍼를 O2분위기에서 섭씨 500도 이상으로 어니일링하는 단계; 사전에 형성된 캐패시터의 영역보다 큰 영역위로 제2포토레지스트 패턴을 증착하는 단계; 노출된 Pb(ZrxTi1-x)O3층을 제거하는 단계; 제2포토레지스트층을 제거하는 단계; 사전에 형성된 Pb(ZrxTi1-x)O3패턴보다 큰 영역위로 제3의 포토레지스트 패턴을 증착하는 단계; 노출된 저부전극을 제거하는 단계; 제3의 포토레지스트층을 제거하는 단계; 도핑 및 도핑되지 않은 SiO2의 실리콘층을 형성하므로 완성된 캐패시터 구조체를 분리시키는 단계; 접촉부를 트랜지스터소오스/드레인 영역은 물론 강유전체 캐패시터의 상부 및 저부 전극들에 노출되게하는 단계와; 소오스/ 드레인영역과 강유전체 캐패시터사이에 상호연결을 하도록 도전층을 증착하는 단계로 이루어진 고품위 평면 강유전체의 캐패시터 제조방법.
- 제1항에 있어서, 저부전극이 제1금속 및 티탄으로 이루어진 고품위 평면 강유전체의 캐패시터 제조방법.
- 제2항에 있어서, 제1금속이 백금으로 되게한 고품위 평면 강유전체의 캐패시터 제조방법.
- 제2항에 있어서, 제1금속이 팔라듐으로 되게한 고품위 평면 유전체의 캐패시터 제조방법.
- 제2항에 있어서, 제1금속이 백금, 팔라듐, 티탄, 레늄, 비스므스와 루테늄의 군으로 부터 선택된 두가지 이상의 금속 합금으로 된 고품위 평면 유전체의 캐패시터 제조방법.
- 제1항에 있어서, 상부전극 귀금속이 백금으로 된 고품위 평면 유전체의 캐패시터 제조방법.
- 제1항에 있어서, 상부전극 귀금속 합금이 백금, 팔라듐, 티탄, 레늄, 비스므스와 루레늄의 군으로부터 선택된 적어도 두가지 이상의 금속으로 이루어진 고품위 평면 유전체의 캐패시터 제조방법.
- 제1항에 있어서, Pb(ZrxTi1-x)O3층이 500내지 1.0미크론정도의 두께를 갖게한 고품위 평면 강유전체의 캐패시터 제조방법.
- 집적회로 메모리장치에 있어서, 평면 캐패시터 저장엘레멘트가, 귀금속 및 귀금속 합금으로되는 저부전극과, 500 내지 1.0미크론 두께를가진 저부전주위에 위치되게한 강유전체 박막과, 강유전체 박막위에 위치하는 귀금속 및 귀금속 합금으로 이루어진 상부전극들로 구성되게한 평면 캐패시터 저장엘레멘트.
- 제9항에 있어서, 강유전체 박막이 지르콘산티탄산연으로 되게한 평면 캐패시터 저장엘레멘트.
- 제10항에 있어서, 지르콘산티탄산연 조성물이 화학식 Pb(ZrxTi1-x)O3로 되고, X가 0.0내지 0.92인 평면 캐패시터 저장엘레멘트.
- 제9항에 있어서, 저부전극이 5000내지 500옹그스트롱 두께를 가진 티탄층위에 위치하는 제1금속층으로되고, 티탄층이 100내지 1500옹그스트롱으 두께를 갖게한 평면 캐패시터 저장엘레멘트.
- 제12항에 있어서, 제1금속이 팔라듐인 평면 캐패시터 저장엘레멘트.
- 제12항에 있어서, 제1금속이 백금인 평면 캐패시터 저장 엘레멘트.
- 제12항에 있어서, 백금, 팔라듐, 티탄, 비스므스, 루테륨과 레늄으로되는 군으로 부터 어느 두가지 엘레멘트의 합금으로된 평면 캐패시터 저장엘레멘트.
- 제12항에 있어서, 제1금속이 백금, 비스므스와 티탄의 합금인 평면 캐패시터 저장엘레멘트.
- 제12항에 있어서, 제1금속이 백금, 팔라듐와 티탄의 합금인 평면 캐패시터 저장엘레멘트.
- 제1항에 있어서, 제1금속이 백금, 팔라듐와 티탄의 합금으로 되게한 평면 캐패시터 저장 엘레멘트.
- 제9항에 있어서, 상부전극이 100내지 5000옹그스트롱 두께를 갖게한 평면 캐패시터 저장 엘레멘트.
- 제9항에 있어서, 상부전극이 백금인 평면 캐패시터 저장엘레멘트.
- 제9항에 있어서, 상부전극인 팔라듐인 평면 캐패시터 저장엘레멘트.
- 제9항에 있어서, 상부전극이 백금, 팔라듐, 티탄, 비스므스, 루테늄과 레늄의 적어도 두가지 이상 합금인 평면 캐패시터 저장엘레멘트.
- 제9항에 있어서, 상부전극이 백금, 비스므스와 티탄의 합금인 평면 캐패시터 저장엘레멘트.
- 제9항에 있어서, 상부전극이 백금, 비스므스와 티탄의 합금인 평면 캐패시터 저장엘레멘트.
- 제9항에 있어서, 상부전극이 팔라듐, 비스므스와 티탄 합금인 평면 캐패시터 저장엘레멘트.
- 제9항에 있어서, 상부전극이 루테늄과 백금 또는 팔라듐의 어느 하나와의 합금인 평면 캐패시터 저장엘레멘트.
- 메모리 장치에 있어서, 평면 캐패시터 저장엘레멘트는 패턴화된 금속 배선이 유전분리층위에 위지되고, 금속 배선부가 유전층내로 에칭된 개구를 통한 패턴화된 귀금속이거나 귀금속 합금의 상부전극와 접촉하며, 패턴화된 상부전극이 그의 변부위측으로 패턴화된 귀금속이거나 귀금속 합금의 저부전극위에 위치한 상기 강유전체박막을 연장시키는 패턴화된 강유전체 박막위에 있게한 평면 캐패시터 저장엘레멘트.
- 제27항에 있어서, 저부 전극이 티탄층 위의 제1금속층으로 되게한 평면 캐패시터 저장엘레멘트.
- 제28항에 있어서, 제1금속이 백금, 팔라듐, 티탄, 비스므스, 레늄과 루테늄의 군으로 부터 선택된 적어도 두가지 이상 금속의 합금인 평면 캐패시터 저장엘레멘트.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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