KR950007118A - 전극사이에서 향상된 절연성을 갖는 반도체 기억장치 및 그의 제조방법 - Google Patents

전극사이에서 향상된 절연성을 갖는 반도체 기억장치 및 그의 제조방법 Download PDF

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Abstract

다이나믹 랜덤 액세스 메모리등의 대용량이고 소형의 반도체 기억장치 및 그의 제조방법에 관한 것으로, CVD 선택성에 기인하는 소자 분리상의 문제를 해결하기 위해, 각각의 캐패시터는 적어도 하나의 전극을 포함하고, 기억장치는 캐패시터의 전극 사이에 배치되고 제2의 절연막의 구성원소를 그의 주성분으로 하며 제2의 졀연막보다 작은 유전율을 갖는 제1의 절연막과 캐패시터의 유전체로서 작용하는 제2의 절연막을 포함하는 구성으로 한다.
이러한 반도체 기억장치 및 그의 제조방법을 이용하는 것에 의해 인접전극 사이의 전기적 절연을 확보할 수 있고, 평활한 형태인 막을 형성할 수 있다는 효과가 있다. (선택도 제1도)

Description

전극사이에서 향상된 절연성을 갖는 반도체 기억장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예에 있어서, 전극 사이의 절연성을 향상하는데 사용되는 이산화티탄 박막의 베이스 구조의 단면도,
제2도는 고집적 기억장치에 인가되는 공지의 소자절연방법의 단면도,
제3도는 제2도의 공지의 퇴적된 베이스상에 CVD 프로세스로 절연막을 퇴적한 후, 트랜치 하부를 에칭하는 것에 의해 제조되는 캐패시터를 도시한 단면도,
제4도는 절연막이 제3도의 선택적 에칭 없이, 제2도의 공지의 퇴적된 베이스상에 CVD프로세스에 의해 퇴적되는 경우의 단면도,
제5도는 (a)-제5도(f)는 제1도에 도시한 바와 같이, 퇴적된 베이스를 절연하는 소자를 형성하는 방법을 도시한 도면,
제6도는 제1도의 퇴적된 베이스를 절연하는 소자상에 CVD에 의해 형성되는 절연막을 사용하는 캐패시터를 포함하는 것으로 본 발명의 제1실시예에 따른 완성된 구조를 도시한 단면도,
제7도는 절연막이 제2도의 공지의 퇴적된 베이스상에 CVD을 사용하는 것에 의해 퇴적되는 경우에 있어서의 캐패시터를 도시한 단면도,
제8도는 본 발명에 있어서의 DRAM 메모리셀 유닛을 도시한 단면도.

Claims (26)

  1. 여러개의 캐패시터가 병렬로 배치되는 구조를 갖는 반도체 기억장치에 있어서, 각각의 캐패시터는 적어도 하나의 전극을 포함하고, 상기 기억장치는 상기 캐패시터의 전극 사이에 배치된 제1의 절연막과 상기 캐패시터의 유전체로서 작용하는 제2의 절연막을 포함하며, 상기 제1의 절연막은 상기 제2의 절연막의 구성원소를 그의 주성분으로 하고, 상기 제2의 절연막보다 작은 유전율을 갖는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1의 절연막이 평활화되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1의 절연막은 상기 캐패시터의 전극과 다른 전기회로로부터 상기 캐패시터를 절연하는 제3의 절연막 사이에 삽입되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항 또는 제2항에 있어서, 상기 제2의 절연막이 CVD에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 제1의 절연막과 접촉하는 부분에 있어서의 상기 제2의 절연막의 유전율이 상기 전극상의 상기 제2의 유전율의 20%이하인 것을 특징으로 하는 반도체 기억장치.
  6. 제1항 또는 제2항에 있어서, 상기 제1의 절연막이 Ta, Nb, Ti, Zr 및 Hf중 어떤 하나의 산화물을 주성분으로 하여 구성되는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항 또는 제2항에 있어서, 상기 제1의 절연막이 CVD 또는 졸겔법에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항 또는 제2항에 있어서, 각 캐패시터의 상기 적어도 하나의 전극이 백금, 팔라듐 또는 니켈을 주성분으로 하여 구성되는 것을 특징으로 하는 반도체 기억장치.
  9. 능동소자층의 캐패시터를 구동하는 소자를 포함하는 반도체 능동층상에 형성되어 있는 절연막, 상기 절연막의 소정의 영역상에 형성되고 소정의 형상을 갖는 캐패시터의 하부전극, 상기 절연막의 노출된 표면 및 상기 하부 전극 상에 연속적으로 형성된 결정성 절연막 및 상기 결정성 절연막상에 형성된 캐패시터의 상부전극을 포함하며, 상기 하부전극이 형성되지 않는 상기 절연막 부분은 개질된 표면을 가지고, 상기 개질된 표면상에 형성된 상기 결정성 절연막의 결정성 및 유전율이 상기 하부전극상에 형성된 상기 결정성 절연막의 결정성과 유전율보다 낮은 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 결정성 절연막은 티탄산바륨 또는 티탄산납을 포함하는 것을 특징으로 하는 반도체 기억장치.
  11. 제9항에 있어서, 상기 절연막의 상기 개질된 표면이 이산화 실리콘으로 이루어지고, 상기 개질된 표면이 개질되지 않은 이산화 실리콘의 부분보다 작은 산화수를 갖는 것을 특징으로 하는 반도체 기억장치.
  12. 제9항에 있어서, 상기 개질된 표면이 이온 주입된 층인 것을 특징으로 하는 반도체 기억장치.
  13. 제9항에 있어서, 상기 개질된 표면을 상기 개질된 표면 이외의 절연막 부분보다 많은 실리콘을 포함하는 것을 특징으로 하는 반도체 기억장치.
  14. 제9항에 있어서, 상기 개질된 표면을 갖는 절연막이 이산화 실리콘으로 이루어지고, 상기 개질된 표면이 이산화 실리콘의 양을 감소하는 것에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
  15. 제9항에 있어서, 상기 반도체 능동층은 MOS트랜지스터가 형성되어 있는 반도체기판인 것을 특징으로 하는 반도체 기억장치.
  16. 반도체 기억장치의 제조방법에 있어서, 캐패시터를 구동하는 소자와 함께 형성되는 반도체층의 표면상에 절연막을 형성하는 스텝, 상기 절연막상에 전도성막을 형성하는 스텝, 상기 전도성막의 불필요한 부분을 제거하여 노출된 부분을 마련하고, 상기 절연막의 노출된 부분의 바라는 깊이를 에칭하는 것에 의해, 바라는 형상의 상기 캐패시터의 하부전극을 형성하는 스텝, 상기 절연막의 노출된 영역을 개질하는 스텝, 상기 결정성 절연막을 퇴적시키는 것에 의해, 층이 상기 하부전극 상에 형성된 결정성 절연막의 결정성 및 유전율보다 낮은 결정성과 유전율을 갖는 상기 개질된 절연막의 노출된 영역상의 층을 형성하는 스텝 및 상기 캐패시터의 상부전극을 형성하는 스텝을 포함하는 반도체 기억장치의 제조방법.
  17. 제16항에 있어서, 상기 절연막의 노출된 영역을 개질하는 스텝은 이온 주입에 의해서 실행되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  18. 제16항에 있어서, 이온주입이 실리콘으로 실행되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  19. 제16항에 있어서, 이온주입이 7a족 원소로 실행되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  20. 제16항에 있어서, 상기 절연막의 노출된 영역을 개질하는 스텝은 상기 절연막의 노출된 영역을 화학적으로 감소시키는 것에 의해 실행되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  21. 능동소자층, 상기 능동소자층 상에 형성된 제1의 절연막, 상기 제1의 절연막에형성된 낮은 유전율을 갖는 제2의 절연막, 상기 제2의 절연막에 형성되고, 상기 제2의 절연막상에서 서로 떨어져 있는 여러개의 하부 캐패시터 전극, 상기 하부 캐패시터 전극 사이에 위치한 상기 제2의 절연막 부분 및 상기 하부 캐패시터 전극상에 형성된 고 유전율막 및 상기 하부 캐패시터 전극상의 상기 고 유전율막상에 형성되고, 또한 상기 하부 캐패시터 전극 사이에 위치한 상기 개질된 부분상에 형성된 상부 캐패시터 전극을 포함하며, 상기 제2의 절연막과 상기 고 유전체막은 상기 하부 캐패시터 전극 사이에 낮은 유전율 및 높은 절연내압을 갖는 개질된 구조를 형성하도록, 상기 하부 캐패시터 전극 사이에 위치한 상기 제2의 절연막 부분에서 서로 반응하는 원료를 포함하는 것을 특징으로 하는 반도체 기억장치.
  22. 제21항에 있어서, 상기 제2의 절연막은 이산화티탄을 포함하고, 상기 고 유전율막은 PZT를 포함하는 것을 특징으로 하는 반도체 기억장치.
  23. 제21항에 있어서, 상기 개질된 구조를 피로클로르 구조인 것을 특징으로 하는 반도체 기억장치.
  24. 능동소자층을 형성하는 스텝, 상기 능동소자층 상에 제1의 절연막을 형성하는 스텝, 상기 제1의 절연막상에 낮은 유전율을 갖는 제2의 절연막을 형성하는 스텝, 상기 제2의 절연막상에 있고, 상기 제2의 절연막상에서 서로 떨어져 있는 여러개의 하부 캐패시터 전극을 형성하는 스텝, 상기 하부 캐패시터 전극 사이에 위치한 상기 제2의 절연막 부분 및 상기 하부 캐패시터 전극상에 고 유전율막을 형성하는 스텝및 상기 하부 캐패시터 전극 사이에 위치한 상기 개질된 부분 또는 상기 하부 캐패시터 전극상이 상기 고 유전체막상에 상기 캐패시터 전극을 형성하는 스텝을 포함하며, 상기 제2의 절연막과 상기 고 유전율막은 상기 하부 캐패시터 전극 사이에 낮은 유전율 및 높은 절연내압을 갖는 개질된 구조를 형성하도록, 상기 하부 캐패시터 전극 사이에 위치한 상기 제2의 절연막 부분에서 서로 반응하는 원료를 포함하는 것을 특징으로 하는 반도체 기억장치의 형성방법.
  25. 제24항에 있어서, 상기 제2의 절연막은 이산화티탄을 포함하고, 상기 고 유전율막은 PZT를 포함하는 것을 특징으로 하는 반도체 기억장치의 형성방법.
  26. 제24항에 있어서, 상기 개질된 구조는 피로클로르 구조인 것을 특징으로 하는 반도체 기억장치의 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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