KR19980070915A

KR19980070915A - 집적 회로 구조물 제조 방법

Info

Publication number: KR19980070915A
Application number: KR1019980002497A
Authority: KR
Inventors: 로보트 쯔; 삼뻬이 이지마; 아사무 아사노; 마사또 구니또모; 다마루 쯔요시; 윌리엄 알 맥키
Original assignee: 윌리엄비.켐플러; 텍사스인스트루먼츠인코포레이티드; 오가와가쯔오; 가부시끼가이샤 히다찌세이사주쇼
Priority date: 1997-01-31
Filing date: 1998-01-30
Publication date: 1998-10-26
Also published as: EP0860868A3; JPH10223865A; ATE413690T1; US6096597A; EP0860868A2; EP0860868B1; DE69840184D1

Abstract

한 실시예에서, 본 발명은 유전층(24)을 처리하는 방법을 제공한다. 먼저, 유전층은 O₂플라즈마에 가해지는 동안 가열된다. 그 다음에, 유전층은 오존 분위기에 가해지는 동안 가열된다. 이 방법은 캐패시터(12) 유전체(24)를 형성하는데 유용하다. 또한, 캐패시터는 DRAM 메모리 장치에 사용될 수 있다.

Description

집적 회로 구조물 제조 방법

본 발명은 일반적으로 반도체 장치의 제조에 관한 것으로, 특히 집적 회로 캐패시터 형성시에 사용될 수 있는 유전체를 처리하는 방법에 관한 것이다.

DRAM 메모리 셀 크기는 계속 감소되고 있다. 예를 들어, 64Mb의 정보를 저장하는 메모리는 256Mb 및 1Gb 메모리를 곧 구현시킬 계획으로 현재 제조되고 있다. 이들 고밀도 메모리는 최소 0.35㎛ 이하의 디자인 룰을 갖고 있다. 셀이 더욱 작아짐에 따라, 질화물/산화물(N/O)과 같은 종래의 유전체는 충분한 저장 캐패시턴스를 공급할 수 없다. 이러한 요건은 N/O 물질이 약 7의 저 유전 상수를 갖는 사실로 인한 것이다. 일반적으로, 간단한 화학식이 캐패시턴스, 즉 C_s/A=ε₀ε₁/t를 표현하는데 사용될 수 있는데, 여기서, C_s는 저장 셀 캐패시턴스를 나타내고, A는 캐패시터의 전체 표면적이고, t는 유전체막 두께이고, ε₀및 ε₁는 각각 진공 유전율 및 상대적 유전율을 나타낸다. 캐패시턴스를 증가시키기 위해서는, 다수의 핀과 디스크를 포함하는 복잡한 셀 구조가 플레이트와 유전체 사이의 표면적을 증가시키기 위해 제안되었다. 그러나, 이들 복잡한 셀 구조는 제조하기가 어려우므로, 제조하는데 적합치가 않다.

오산화 탄탈(Ta₂O₅), 바륨 스트론튬 티타네이트(BST), 스트론튬 티타네이트(SrTiO₃), 및 납 지르코늄 티타네이트(PZT)를 포함하는 고 유전 상수(k)를 사용하는 저장 캐패시터가 간단한 적층 셀(STC)를 포함하는 간단한 셀 구조를 위한 유전체로서 제안되었다. 이들 물질의 고 유전 상수는 충분한 저장 캐패시턴스를 제공한다. 불행히도, BST, SrTiO₃, 및 PZT를 포함하는 고 유전 상수 물질은 표준 공정 기술을 사용하여 형성하기는 어렵다. 예를 들어, 유전 조성을 제어하기가 어렵다.

Ta₂O₅가 약 400의 BST의 유전 상수에 비해 약 25의 유전 상수를 가지더라도, Ta₂O₅캐패시터는 BST 캐패시터보다 제조하기가 훨씬 쉽다. 그러나, Ta₂O₅캐패시터는 보통 높은 누출 전류 밀도를 갖는다. 그러므로, 종래 기술의 여러가지 문제를 극복하는 고 유전 캐패시터를 형성하는 공정이 필요하게 되었다.

본 발명은 개선된 유전 물질을 형성하는 방법을 제공한다. 이 물질은 다이너믹 랜덤 억세스 메모리(DRAM)를 포함하는 다양한 장치에 사용될 수 있는 집적 회로 캐패시터에 사용될 수 있다. 한 국면에서, 본 발명은 유전체와 하부 도체 사이의 인터페이스 뿐만 아니라 유전막 특성을 개선시키기 위해 유전 증착 이후에 2 단계 어닐링을 제안한다. 이 공정은 유전 상수의 증가로 인해 보다 낮은 누출 전류 밀도 및 보다 낮은 유효 산화물 두께를 가져다 준다.

한 실시예에서, 본 발명은 유전층을 처리하는 방법을 제공한다. 첫째, 유전층은 O₂플라즈마가 가해지는 동안 가열된다. 그 다음에, 유전층은 오존 분위기에 가해지는 동안 가열된다. 이 방법은 캐패시터 유전체를 형성하는데 유용하다. 결국, 캐패시터는 DRAM 메모리 장치에 사용될 수 있다.

도 1a는 본 발명의 구조를 이용할 수 있는 DRAM 셀의 단면도.

도 1b는 도 1a의 구조의 개략도.

도 2a-2c는 본 발명의 캐패시터를 사용할 수 있는 DRAM 회로도.

도 3a-3i는 본 발명의 캐패시터를 사용할 수 있는 DRAM을 형성하기 위한 한 공정 흐름을 도시하는 단면도.

도 4는 본 발명을 이용하여 만들어진 캐패시터의 실험 테스트를 상세한 테이블.

도면의 주요 부분에 대한 부호의 설명

14: 게이트

16, 20: 소스/드레인 영역

18: 비트 라인

22: 저장 노드 전극

22': 베이스 저장 노드층

22: 도전층

24: 유전층

26: 셀 플레이트

다양한 실시예의 제조 및 사용이 아래에 상세히 설명된다. 그러나, 본 발명은 다양한 특정 분야에 실시될 수 있는 많은 적용가능한 발명 사상을 제공한다. 기술된 특정 실시예는 단지 발명을 제조하고 사용하는 특정 방식을 예시하는 것이지, 발명의 범위를 제한하는 것은 아니다.

도 1a는 본 발명의 구조를 사용하는 캐패시터를 포함하는 제1 실시예 DRAM 셀(실제적으로 2개의 셀)의 간단한 도면이다. 도 1b는 도 1a의 DRAM 셀의 개략도이다. DRAM으로 알려진 것들과 같이, 도 1a 및 도 1b에 도시한 단면도 및 개략도는 종래 기술의 장치와 유사한 것으로 나타난다. 그러나, 물질들의 조성 및 이들을 제조하는 방법은 본 발명을 종래 기술에 비해 독특하게 한다.

이제부터 도 1a 및 1b를 참조하면, 각각의 DRAM 셀은 캐패시터(12)와 직렬로 결합된 패스 트랜지스터(10)를 포함한다. 패스 트랜지스터(10)의 게이트(14)는 메모리 어레이의 워드 라인 WL 중의 하나를 포함한다.(메모리 어레이는 도 2a와 관련하여 보다 상세히 설명된다). 각각의 패스 트랜지스터(10)의 공유된 소스/드레인 영역(16)은 비트 라인(18)에 결합된다. 다른 소스/드레인 영역(20)은 캐패시터(12)의 저장 노드 전극(22)에 결합된다. 캐패시터(12)는 유전층(24) 및 셀 플레이트(26)을 더 포함한다.

DRAM 어레이의 간단한 개략도가 도 2a에 도시되어 있다. 도시한 바와 같이, 다수의 메모리 셀이 행 및 열의 어레이로 형성될 수 있다. 도 2a는 6개의 비트 라인 BL 및 4개의 워드 라인 WL을 도시하고 있는데, 실제로는 더 많은 어레이일 수 있다. 각각의 메모리 셀의 패스 트랜지스터 Q는 워드 라인 WL에 결합된 게이트 G 및 비트 라인 BL에 결합된 소스/드레인 영역 BLC(비트 라인 접촉용)을 갖는다. 하나의 패스 트랜지스터 Q의 트랜지스터 게이트 G는 다수의 다른 패스 트랜지스터에 대해 워드 라인 WL에 전기적으로 접속될 수 있다.

도 2a는 또한 메모리 어레이내에 포함되는 몇개의 주변 회로를 도시하고 있다. 예를 들어, 비트 라인 BL 및 의 각각의 쌍은 센스 증폭기 SA에 결합된다. 비트 라인 BL 및 는 또한 선택 트랜지스터 Y₀-Y₂를 통해 입력/출력 라인 I/O 및 에 에 결합될 수 있다. 행 디코더, 열 디코더, 어드레스 버퍼, I/O 버퍼 등과 같은 다른 주변 회로는 여기에 도시되어 있지 않다. 본 발명의 목적을 위해, 메모리 셀 및 제조 방법은 메모리 아키텍쳐에 독립이다.

한 예로서, 메모리 어레이는 비동기 메모리 또는 동기 메모리로서 설계될 수 있다. 동기 메모리는 내부 클럭(도시 안됨) 또는 외부 메모리(도시 안됨)와 타이밍이 맞추어 질 수 있다. 장치는 하나의 외부 데이타 단자 또는 다수의 외부 데이타 단자(즉, 넓은 워드)를 가질 수 있다. 어레이는 전체 4 메가비트, 16 메가비트, 64 메가비트, 256 메가비트, 1 기가비트 이상을 포함할 수 있다.

메모리 장치의 간단화된 블럭도가 도 2b에 도시되어 있다. 내부 장치 회로는 어레이 및 주변 회로를 포함한다. 어레이는 장치 아키텍쳐에 따라 다수의 블럭으로 나누어질 수 있다. 센스 증폭기는 어레이 블럭내에 인터리브(interleave)될 수 있다.

수 개의 외부 단자가 도 2b에 도시되어 있다. 어드레스 단자 A₀, A₁, ...,A_n은 행 및 열 어드레스를 수신하기 위해 제공된다. 이들 단자는 멀티플렉스될 수 있다(즉, 제1 어드레스는 첫번째 시간에 인가되고 제2 어드레스는 두번째 시간에 인가된다.) 단일 데이타 단자 D가 또한 도시되어 있다. 이 단자는 입력, 츨력 또는 입력/출력을 포함할 수 있다. 다른 데이타 단자가 또한 포함될 수 있다. 예를 들어, 넓은 워드 장치는 다수의 데이타 단자를 가질 것이다. 일반적으로, 이들 단자는 어레이 외부에 있는 회로(도시 안됨)로부터 입력 신호를 수신하고 어레이 외부에 있는 회로(도시 안됨)에 출력 신호를 제공하기 위해 제공된다.

도 2b는 또한 다수의 제어/상태 신호를 도시한다. 이들 신호는 메모리 징치를 동작시키는데 사용된다. 예를 들어, 비동기 메모리 장치는 칩 선택, 행 어드레스 스트로브 및 열 어드레스 스트로브 신호를 인가함으로서 동작될 수 있다. 다른 신호는 판독 또는 기입 동작이 수행되는지를 표시할 수 있다. 동기 장치에서, 제어 신호 중의 하나는 클럭 신호일 수 있다. 상태 신호는 장치에 관한 정보를 외부 시스템에 제공할 수 있다. 예를 들어, 장치는 리프레시 동작이 일어나는지 또는 어레이의 어떤 부분이 억세스되는지를 표시하는 신호를 포함할 수 있다.

본 발명의 메모리 어레이는 또한 보다 큰 집적 회로 장치내에 매립될 수 있다. 매립된 메모리는 메모리 어레이 및 실질적인 논리량과 동일한 집적 회로상의 그것의 관련된 제어 회로이다. 도 2c는 매립된 메모리의 간단한 블럭도를 도시하기 위해 포함되었다. 이 예에서, DRAM 어레이는 프로세서(예를 들어, 마이크로프로세서, 디지탈 신호 프로세서, 특별 프로세서, 마이크로컨트롤러), 다른 메모리 어레이(예를 들어, SRAM, EPROM, EEPROM, 플래시 메모리, PROM, ROM, 다른 DRAM 어레이) 및 다른 논리 회로와 함께 포함된다. 이들 특정 블럭은 포함될 수 있는 다양한 다른 논리를 도시하도록 선택되었다. 이 장치들의 임의의 조합이 포함될 수 있다.

DRAM에 적용될 때, 본 발명은 개선된 저장 캐패시터(12)에 관한 것이다. 종래 기술의 캐패시턴스는 캐패시터(12)의 2개의 플레이트(22 및 26) 사이의 표면적을 증가시키거나 또는 셀 캐패시터 유전체(24)용으로 고 유전 상수(고-k 또는 HDC) 물질을 사용함으로써 증가되었다. 오산화 탄탈(Ta₂O₅), 바륨 스트론튬 티타네이트 또는 간단히 BST(Ba_1-xSr_xTiO₃), 스트론튬 티타네이트(SrTiO₃) 및 납 지르코늄 티타네이트 또는 간단히 PZT(Pb_1-xZr_xTiO₃)와 같은 물질이 간단한 적층 셀(STC)와 같은 간단한 셀 구조용으로 제안되었다. 계류중인 미국 특허 출원 번호 60/ (TI-21537) 및 60/ (TI-21973)은 고 유전 상수 물질로 사용될 수 있는 비평면 캐패시터를 개시하고 있다. 이들 개시의 어느 것이나의 캐패시터가 여기서 사용될 수 있다.

DRAM 어레이를 형성하는 방법이 이제부터 도 3a-3i를 참조하여 설명된다. 이 방법은 본 발명이 어떻게 DRAM 공정 흐름에 용이하게 결합되는지를 도시하도록 포함된다.

이제부터 도 3a를 참조하면, DRAM 장치는 반도체 기판(30)내에 형성될 것이다. 기판은 양호하게는 p형 기판이고 n형 기판이 선택적으로 사용될 수 있다. 또한, 기판(30)은 반드시 기판일 필요는 없다. 이러한 맥락에서, 기판은 기판, 에피택셜 성장된 층, 다른 층내에 형성된 웰(또는 터브 또는 탱크), 절연체 위에 형성된 반도체층(예를 들어, SOI, SOS) 또는 임의의 다른 반도체 영역일 수 있다.

도 3a는 필드 아이솔레이션 영역(32) 및 4개의 워드 라인/패스 게이트(14)를 도시한 것이다. 필드 아이솔레이션으로 도시되었지만, 트렌치 아이솔레이션과 같은 다른 아이솔레이션 기술이 사용될 수 있다는 것을 또한 주목하여야 한다. 영역(14b 및 14c)은 이들 도면에서 도시될 2개의 메모리 셀의 게이트를 형성할 것이다. 한편으로, 워드 라인(14a 및 14d)은 장치의 다른 워드내의 게이트를 위한 패스 트랜지스터로 작용할 것이다. 게이트 영역(14)은 양호하게는 도핑된 폴리실리콘을 포함하나 금속과 같은 다른 도전성 물질 또는 폴리실리콘 및 금속의 적층이 사용될 수 있다.

양호한 실시예에서, 워드 라인(14) 각각은 질화(예를 들어, Si₃N₄) 영역(34)으로 둘러싸여진다. 이 영역(34)은 아래애 설명되는 자기 정합된 접촉(SAC) 에칭 공정을 위해 사용될 수 있다.

이제부터 도 3b를 참조하면, 절연층(36)이 장치 위에 형성된다. 양호한 실시예에서, 절연층(36)은 BPSG(보로포스포실리케이트 유리)층 상에 산화층(예를 들어, 테트라에틸옥실란 또는 TOES로부터 형성됨)을 포함한다. TEOS로부터 형성된 산화물은 브레이크다운, 누출, 및 밀도의 면에서 BPSG 보다 더 양호한 특성을 갖는 경향이 있다. 그러므로, TEOS로부터 형성된 산화물은 양호한 실시예에서 BPSG의 상부에 증착된다.

플러그(38)은 절연층(36)내에 형성된다. 저장 플레이트 플러그(38)은 예를 들어 표준 패터닝 및 에칭을 통해 형성될 수 있다. 한 예에서, 플러그는 자기 정합 접촉 에칭을 사용하여 형성될 수 있다. 이 공정에서, 질화물 영역(34)을 제거하지 않고 산화물 영역(36)을 제거하는 에천트는 접점 위의 영역 내에 도입된다. 에천트는 다음에 워드 라인(14)을 노출시키지 않고 기판(30) 표면을 노출시킬 것이다. 이 방식으로, 플러그(38)는 워드 라인(14)과 전기적으로 단락하지 않고 형성될 수 있다. 플러그(38) 물질은 도핑된 폴리실리콘 또는 금속일 수 있다. 플러그의 성질은 본 발명에서 중요하지 않다.

비트 라인 영역(18)은 도 3c에서 형성된다. 도시한 바와 같이, 이 예에서, 제조되고 있는 2개의 메모리 셀은 단일 비트 라인을 공유할 것이다(전기적 개략도로 도 2a 참조). 이것은 본 발명에서 중요하지 않지만, 비트 라인(18)은 실리콘 또는 금속과 같은 임의의 도전성 물질을 포함할 수 있다.

이제부터 도 3d를 참조하면, 캐패시터의 저장 노드(22)의 형성이 계속된다. 절연층(40)은 비트 라인(18) 위에 형성된다. 표준 패터닝 및 에칭 기술을 사용하여, 접촉홀이 플러그(38)을 노출시키도록 절연층(40)을 통해 형성된다. 도시하지는 않았지만, 자기 정합 접촉 에칭이 사용될 수 있다. 후속하여 제2 도전층(22) 또는 베이스층 저장 노드가 절연층 위에 형성되어 플러그(38)와 접촉한다.

양호한 실시예에서, 베이스 저장 노드층(22')은 절연 영역(40) 및 플러그(38) 위에 증착된다. 베이스 금속층(22')은 예로서 화학적 증착(CVD), 물리적 증착(PVD), 또는 플라즈마 향상 화학적 증착(PECVD)에 의해 형성된다. 양호한 실시예에서, 저장 노드층(22')은 산화 저항이 비교적 양호하고 높은 일 함수를 갖는 물질이다. 베이스 저장 노드 금속층(22')을 위한 양호한 물질은 테이블 1에 리스트되어 있다. 그러나, 다른 물질이 대안적으로 사용될 수 있다. 예를 들어, 루테늄(Ru), 이리듐(Ir), 및 몰리브덴(Mo), W/TiN, W/WSi_x, WSi_x, Si_x/TiN, WSi_xN_y, TaSi_x, TaSi_xN_y, TiSi_xN_y, 및 산화 루테늄(RuO₂), 산화 이리듐(IrO₂) 및 (La,Sr)CoO₃를 포함하는 도전성 산화 물질이 베이스 저장 노드층(22')용으로 사용될 수 있다. 베이스 저장 노드층(22')은 플러그(38)과 동일한 물질로 형성될 수 있으나, 이것은 필수 조건이 아니다. 예를 들어, 금속 베이스 전극(22')는 폴리실리콘 플러그(38) 위에 형성될 수 있다.

이제부터 도 3c를 참조하면, 희생층(42)가 저장 노드층(22') 위에 형성된다. 이 층(42)의 조성은 후속 처리 중에 (도 3g에 도시) 제거되기 때문에 중요하지 않다. 양호한 실시예에서, 산화물(예를 들어, SiO₂)은 희생층(42)을 위해 사용된다. 포토레지스트(도시 안됨)는 하드 마스크 내에 패터닝된 희생층을 만드는데 사용된다. 이 마스크(42)는 다음에 도 3e에 도시한 바와 같이 베이스 금속층(22')을 에칭하는데 사용될 수 있다. 마스크층(42)는 저장 노드(22)의 일부가 되는 층(22')의 부분을 보호하도록 패터닝된다.

이제부터 도 3f를 참조하면, 제2 도전층(22)이 구조 위에 형성된다. 양호한 실시예에서, 층(22)은 더미층(42)를 들러싸는 컨포멀하게 증착된 폴리실리콘 물질을 포함한다. 도전층(22)은 양호하게는 희생 영역(42)의 상부 및 측면을 둘러싼다. 도전층(22)에 대한 선택은 베이스층(22')에 대해 위에 리스트된 것들과 동일하다. 양호한 실시예에서, 도전층(22)은 베이스층(22)과 동일한 물질을 포함한다. 그러나, 이 특징은 필수 조건은 아니다. 바꾸어 말하면, 도전층(22)은 베이스층(22)과 다른 물질을 포함한다.

이제부터 도 3f와 함께 도 3g를 참조하면, 희생 영역(42)의 상부 표면 위의 도전층(22)의 부분이 제거된다. 이 제거는 희생 영역(22')의 상부 표면을 노출시키지만 희생 영역의 측면 상에 금속층(22')의 부분을 남길 것이다. 양호한 실시예에서, 이 제거 단계는 금속층(21')의 이방성 에칭 백에 의해 달성된다. 희생 영역(42)은 다음에 원통형 저장 노드(22)를 남기면서 제거될 수 있다. 양호한 실시예에서, 저장 노드(22)는 둥근 에지를 갖는 가늘고 긴 직사각형이다. 그러나, 임의의 형태가 희생층(22)을 패터닝하는 선택에 의해 생성될 수 있다.

저장 노드(22)를 형성하는 특정 방법은 계류중인 미국 특허 출원 60/ (TI-21537) 및 60/ (TI-21973)에 기술되어 있다. 예를 들어, 첫번쩨 계류중인 출원에서, 저장 노드는 양호하게는 자기 정합 실리사이드 공정으로 처리된 다음 질화된 폴리실리콘이다. 두번째 계류중인 출원에서, 저장 노드는 다음에 질화된 물질로부터 형성된다. 저장 노드를 형성하는 이들 실시예중의 어느 하나 또는 임의의 다른 실시예가 사용될 수 있다.

다수의 크라운 저장 노드가 계류중인 특허 출원 번호 (TI-21704)에 개시되어 있다. 이 구조는 지금까지 설명된 구조 대신에 사용될 수 있다.

이제부터 도 3b를 참조하면, 유전층(24)는 저장 노드(22) 위에 형성될 수 있다. 유전층(24)는 산화물, 질화물 또는 2개의 조합(예를 들어, 산화물-질화물-산화물 또는 산화물-질화물 적층 또는 산질화물)을 포함할 수 있다. 본 발명은 또한 오산화 탄탈(Ta₂O₅), 바륨 스트론튬 티타네이트 또는 간단히 BST(Ba_1-xSr_xTiO₃), 스트론튬 티타네이트(SrTiO₃), 스트롬튬 비스무스 탄탈레이트 또는 간단히 SBT 및 납 지르코늄 티타네이트 또는 간단히 PZT(Pb_1-xZr_xTiO₃)을 포함하는 다양한 다른 유전체를 사용할 수 있다. 양호한 실시예에서, 고 유전 상수 물질(즉, k≥∼20)이 사용된다. 예를 들어, 한 실시예에서, 약 15㎚의 Ta₂O₅가 약 400℃에서 증착된다.

유전층(24)가 형성된 후에 2 단계 어닐링이 수행된다. 이 2 단계 포스트 유전 증착 어닐링은 유효 산화물 두께(T_eff) 및 누출 전류 밀도를 포함하는 캐패시터의 전기적 성능을 개선시킨다. 2 단계 어닐링은 전형적으로 증착된 막에 작용된다. 제1 어닐링, 양호하게는 O₂플라즈마는 활성 O₂이온을 증착된 유전막에 충돌하게 하여 산소 농도를 풍부하게 하고 증착된 막에 남은 탄화수소를 분해시킨다. 제2 어닐링, 양호하게는 자외선 광 조사가 있거나 없는 오존 어닐링이 산소 플라즈마 유도 손상 및 잉여 탄화수소를 재거하는데 사용된다.

유전층의 화학적 조성은 종래 기술의 유전체에 비해 독특하다. 예를 들어, 오산화 탄탈 유전체가 형성되는 예를 고려해보자. 전형적으로 증착된 Ta₂O_x는 약간 산소결핍이다(즉, x5). 그러나, 본 발명의 2 단계 어닐링 공정은 중착된 Ta₂O_x물질이 화학량론적으로 (즉, x=5) 또는 약간 산소를 풍부하게 한다(x5).

양호한 실시예에서, 유전층(24)의 액정 구조는 변하지 않을 것이다. 플라즈마 처리 및 오존 어닐링은 약 200℃ 내지 약 350℃의 범위내의 온도에서 수행되기 때문에, 이것은 비결정 상태로 남을 것이다. 그러나, 액정 구조가 비결정으로 남을 지라도, 밀도는 증가된 산소량으로 인해 개선될 수 있다.

다른 실시예에서, 오존 어닐링은 결정화 어닐링 후에 수행될 수 있다. 결정화 어닐링은 비결정층을 결정(예를 들어, 다결정) 어닐링으로 변환시킬 것이다. 예를 들어, 유전층(24)가 O₂또는 N₂O 분위기에서 가열되어 약 700℃의 온도로 된다. 어닐링은 노 어닐링 또는 신속 열 어닐링으로서 수행될 수 있다. 이 부가 단계는 오산화 탄탈 캐패시터 성능, 특히 금속-절연체-반도체 캐패시터의 성능을 개선시킬 수 있다.

2 단계 어닐링 공정은 반도체, 세라믹, 또는 금속 하부 전극(22) 상에 증착된 비결정 Ta₂O₅막(24)에 가해질 수 있다. 또한 주목해야 할 것은 본 발명은 BST, PZT, SBT, SrTiO₃, NO, ONO 또는 다른 것과 같은 다른 유전체에 적용될 수 있다는 것이다. 본 발명은 금속 유기원으로부터 성장한 유전체로 특히 유용하다.

도 3i에 도시한 바와 같이, 상부 전극(26)은 유전층(24) 위에 형성된다. 상부 전극(26)은 임의의 도전성 물질을 포함할 수 있다. 유일한 기준은 전극 물질은 유전 물질(24)와 물리적으로(예를 들어, 접착적으로 또는 열적으로) 호환성 있어야 한다는 것이다. 예를 들어, 전극(26)은 Si(예를 들어, 폴리실리콘), 금속(예를 들어, Al, Cu, Pd, Pt, Ru, Au, Ag, Ta, Ti, Mo, W), 실리사이드(예를 들어, TaSi_x, TiSi_x, AlSi_x, CoSi_x, WSi_x, MoSi_x, 실리사이드 합금), 도전성 질화물(예를 들어, TiN, TiAlN, TaSiN, WSiN, WN, MoN, RuN, SnN, ZrN), 도전성 산화물(예를 들어, RuO₂, SnO, ZO, IrO), 또는 다른 도전성 물질(예를 들어, 탄화 탄탈과 같은 탄화물, 붕화 티타늄과 같은 붕화물)을 포함한다.

주목해야 할 것은 다수의 부가 단계가 DRAM 장치가 완료되기 전에 필요하다는 것이라는 것이다. 예를 들어, 부가 금속층(들)이 상호접속하기 위해 서용될 수 있다. 또한, 드라이브는 보호 오버코팅 및 패키징을 필요로 한다. 이들 단계는 본 발명에서 중요하지 않기 때문에, 이들은 그들의 존재를 아는 것 이상으로는 여기서는 설명되지 않는다.

본 발명의 저장 캐패시터를 형성하는 물질 및 공정 옵션은 테이블 1에 요약된다. 주목할 것은 테이블 1은 본 발명의 예의 일부만을 리스트한 것으로 모든 가능한 실시예를 포함하는 것으로 의도된 것은 아니다.

원소	물질	증착 방법
하부 전극(22)	W, Pt, Mo, 금속 합금,TaSiN, TiSiN, WSiN,MoSiN, TiAlN, WN, MoN, 금속 합금 실리콘 질화물, 도핑된 폴리 Si	CVD, 플라즈마 향상 CVD, 스퍼터링
유전체(24)	Ta₂O₅, Ba, Sr, TiO₃Pb_1-xZr_xTiO₃, SrTiO₃	MOCVD, 플라즈마 향상 MOCVD
상부 전극(26)	W, Pt, Mo, 금속 합금,TaSiN, TiSiN, WSiN,MoSiN, TiAlN, WN, MoN, 금속 합금 실리콘 질화물, 도핑된 폴리 Si	CVD, 플라즈마 향상 CVD, 스퍼터링

본 발명의 실시예가 실험적으로 제조되었다. 처음에, N형 Si(100) 웨이퍼(30)가 TiN/스퍼터된 W/WN/Ta₂O₅/Au로 처리되었다. 처리의 상세는 위에 그리고 계류중인 미극 특허 출원 번호 (TI-21537) 및 (TI-21973)에 기술되어 있다. Ta₂O₅증착 이후에, O₂플라즈마와 O₃어닐링이 수행된다. 다음에 금이 간단한 평면 캐패시터를 평가하기 위해 Ta₂O₅유전체상에 증착되었다. 유전체(24)와 하부 전극(22) 사이의 인터페이스는 Ta₂O₅처리 중에 산화에 의해 대부분 영향받기 때문에, 누출 전류 밀도 대 전압은 임계 전압 Vc를 결정하기 위해 측정되었다. 이들 목적을 위해, 임계 전압 Vc는 10-8A/㎠의 전류 밀도를 갖는 전압으로 정의된다. 유효 산화물 두께 T_eff가 식 C/A=ε₀*3.9/T_eff로부터 유도되어 측정되는데, 여기서, 캐패시턴스 밀도 C/A는 C-V 측정값으로부터 얻어지고, ε₀는 진공 유전율이고 3.9는 이산화 실리콘의 유전 상수이다.

CVD Ta₂O₅막의 서로 다른 증착 조건으로부터 제조된 평면 캐패시터의 전기적 측정의 결과가 테이블 2에 리스트되어 있다. 전형적으로, CVD Ta₂O₅막은 산소 공허, 잉여 탄화수소, 및 하부 전극의 낮은 일함수로부터의 결손과 관련된 높은 누출을 갖는다. 하부 전극의 낮은 일함수는 Ta₂O₅금속 절연체 금속(MIM) 캐패시터에 대한 쇼트키 방출 누출 메키니즘으로 인해 높은 누출을 발생시킨다. 분명히, Ta₂O₅증착 이후의 O₂플라즈마만이 양호한 전기적 성능을 야기시키지 않는다. 그러나, O₂플라즈마 처리 및 O₃어닐의 조합은 캐패시터 누출을 극적으로 감소시킨다. 이러한 감소는 다시 임계 전압을 증가시킨다. 256 메가비트 DRAM과 같은 고밀도 DRAM의 경우에, 임계 전압은 1.0V 이상이어야 한다. 또한, T_eff는 Ta₂O₅유전 상수의 증가 및 하부 전극 인터페이스의 개선으로 인해 가능하게 감소된다. 2 단계 어닐링은 Ta₂O₅캐패시터를 누출 필수 조건에 도달하게 한다. 그러므로, Ta₂O₅캐패시터는 256 메가비트 이상의 밀도로 DRAM에 적용될 수 있다.

도 4는 다른 실험의 결과의 테이블을 제공한다. 40개의 실험 장치들이 제조되었다. 이들 각각은 도면의 상부를 가로질러 리스트되어 있다. 이들 웨이퍼 각각은 적어도 6개의 처리 단계, 즉 1.) 웨이퍼, 2.) 텅스텐 형성 3.) 질화, 4.) Ta₂O₅증착, 5.) O₂플라즈마, 및 6.) 금 증발. 이들 단계는 도면의 측면 아래로 리스트된다. 몇개의 단계는 하나 이상의 옵션을 갖는다. 원안에 채워진 것은 어떤 옵션이 40개의 웨이퍼 각각에 사용되었는지를 표시한다.

도면 내의 엔트리를 검토하면, 텅스텐 하부 전극은 3개의 방식-스퍼터링, 화학 증착, 또는 WF6 가스를 사용하는 치환 처리-에 의한 증착 중 한가지 방식으로 형성되었다. 이 처리에서, 실리콘은 WF₆+SiW+SiF_x의 반응 증에 텅스텐으로 치환되는데, 여기서, SiF_x는 진공 상태에서 펌프 제거된다. 질화 단계들은 신속 열 질화, 질소 플라즈마 또는 암모니아 플라즈마일 수 있다.

실험의 결과는 테이블 3에 표로 작성되어 있다.

실행 가능성 연구로부터, 표면 질화된 WN을 사용하는 하부 전극을 갖는 모든 캐패시터는 W 하부 전극을 사용하는 캐패시터에 비해 상당한 증가 +E_e(=+Vc/T_eff)를 가져다 주었다. NH₃질화 WN은 O₃어닐링 없이 4.2 MV/㎝의 최고값을 갖는다. 그러므로, 실행 가능성 연구 및 외삽에 기초하여, 제품 품질 장치는 +Ec=5.0 MV/㎝(+1.0 Vc/2.0㎚)의 요건을 만족시켜야 한다.

실험은 또한 1분 동안 700℃에서 NH₃가스를 사용하는 RTN은 스퍼터된 W 하부 전극 상에 균일한 ∼3.0 ㎚ 표면 WN을 발생시켰다는 관찰에 이르렀다. 이 결과는 표면 질화가 강건하고 제조가능한 공정이라는 것을 보여 주고 있다.

HF 웨트 크리닝을 사용하는 300℃에서의 치환 W 및 프리크리닝을 위한 인시튜 H₂플라즈마는 다른 증착 처리 및 프리크리닝 방법에 비해 웜홀 형성, 거칠기, 및 W 두께의 면에서 최상의 W 층을 가졌다. 그러나, 300℃에서의 교체 W는 여전히 응용을 제조하는 주요 제한일 수 있는 상당한 웜홀 및 잠식을 가졌다. 이 제한을 극복하기 위해서, 접착층을 갖는 금속 SN이 사용될 수 있다.

MIM 캐패시터에 대한 누출 조건의 기계 작용 연구가 또한 수행되었다. 이들 연구는 Ta₂O₅MIM 캐패시터를 위한 쇼트키 방출을 확인하여, WN 및 WSiN을 사용하는 것이 높은 일함수 및 산화 저항을 제공한다는 제안을 검증하였다. O₃어닐링 효과가 여전히 다른 평가하에 있는 동안, 초기 결과는 O₃어닐링이 산소 농도의 증가로 인해 쇼트키 장벽 높이 및 유전 상수를 증가시키다는 것을 입증하였다. 그러므로, O₃어닐링은 Teff 뿐만 아니라 누출을 낮추었다. O₂플라즈마 및 O₃어닐링을 갖는 2 단계 어닐링은 O₂플라즈마 및 O₃어닐링으로부터 Ta₂O₅막내로 제공된 고에너지 산소의 장점을 가지게 되어 저 분해 에너지로 인해 산소를 더 공급하고 O₂플라즈마에 의해 발생된 손상을 어닐 제거한다.

본 발명의 방법 및 구조는 광범위한 응용에 사용될 수 있는 집적 회로 캐패시터를 제공한다. 지금까지는 다이너믹 랜덤 억세스 메모리(DRAM)과 관련하여 설명되었지만, 본 발명은 또한 아날로그-디지탈(A/D) 변환기, 디지탈-아날로그(D/A) 변환기, 또는 임의의 다른 집적 회로 칩용의 캐패시터를 형성하는데 사용될 수 잇다.

본 발명이 예시적 실시예를 참조하여 설명되었지만, 이 설명은 제한된 의미로 해석되어서는 안된다. 본 발명의 다른 실시예 뿐만 아니라, 예시적 실시예의 변형 및 조합이 본 명세서를 참조한다면 본 기술에 숙련된 자에게는 명백하다. 그러므로, 첨부된 특허 청구의 범위는 본 발명의 이러한 변형을 포함하는 것으로 의도된다.

Claims

저장 노드 전극을 형성하는 단계;

상기 저장 노드 전극 위에 유전층을 증착하는 단계;

상기 유전층을 증착한 후에 O₂플라즈마 어닐링을 수행하는 단계;

상기 O₂플라즈마 어닐링을 수행한 후에 오존 어닐링을 수행하는 단계; 및

상기 유전층 위에 상부 전극을 증착하는 단계

를 포함하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 저장 노드 전극을 형성하는 상기 단계는 실리콘 저장 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 저장 노드 전극을 형성하는 상기 단계는 금속 저장 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 저장 노드 전극을 형성하는 상기 단계는 세라믹 저장 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 유전층을 증착하는 상기 단계는 오산화 탄탈층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 유전층을 증착하는 상기 단계는 납 지르코늄 티타네이트층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 유전층을 증착하는 상기 단계는 바륨 스트론튬 티타네이트층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 유전층을 증착하는 상기 단계는 스트론튬 티타네이트층을 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 유전층을 증착하는 상기 단계는 고 유전 상수 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 유전층을 증착하는 상기 단계는 물질 유기원으로부터 유도된 유전체를 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 상기 오존 어닐링은 자외선 광 조사의 존재시에 수행되는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 상기 오존 어닐링은 자외선 광 조사 없이 수행되는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항에 있어서, 오존 어닐링을 수행하는 상기 단계 전에 결정화 어닐링 단계를 수행하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 캐패시터 형성 방법.
제1항의 집적 회로 캐패시터 형성 방법에 의해 형성된 집적 회로 캐패시터.
고 유전 상수 물질층을 제공하는 단계;

O₂플라즈마를 상기 물질층에 가하면서 상기 물질층을 어닐링하는 단계; 및

오존 분위기를 상기 물질층에 가하면서 상기 물질층을 어닐링하는 단계

를 포함하는 집적 회로 형성 방법.
제15항에 있어서, 상기 고 유전 상수 물질은 오산화 탄탈을 포함하는 것을 특징으로 하는 집적 회로 형성 방법.
제15항에 있어서, 상기 고 유전 상수 물질은 납 지르코늄 티타네이트, 바륨 스트론튬 티타네이트, 스트론튬 비스무스 티타네이트 및 스트론튬 티타네이트로 이루어진 군으로부터 선택되는 것을 특징으로 하는 집적 회로 형성 방법.
제15항에 있어서, 상기 고 유전 상수 물질은 금속 유기원에 의해 형성되는 것을 특징으로 하는 집적 회로 형성 방법.
제15항에 있어서, 상기 층은 O₂플라즈마가 가해지는 동안에 약 20℃와 300℃ 사이의 온도로 어닐링되는 것을 특징으로 하는 집적 회로 형성 방법.
제15항에 있어서, 상기 층은 오존 분위기가 가해지는 동안에 약 20℃와 300℃ 사이의 온도로 어닐링되는 것을 특징으로 하는 집적 회로 형성 방법.
제15항에 있어서, 자외선 조사는 상기 오존 어닐링 중에 자외선 조사가 상기 유전체에 가해지는 것을 특징으로 하는 집적 회로 형성 방법.
제15항에 있어서, 상기 층에 오존 분위기를 가하면서 상기 층을 어닐링하기 전에 결정화 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성 방법.
제15항에 있어서, 상기 층에 오존 분위기를 가하면서 상기 층을 어닐링하기 전에 적어도 700℃의 온도로 상기 층을 가열하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 형성 방법.
제23항에 있어서, 적어도 700℃의 온도로 상기 층을 가열하는 상기 단계가 상기 층에 O₂플라즈마를 가하면서 상기 층을 어닐링한 후에 수행되는 것을 특징으로 하는 집적 회로 형성 방법.
반도체층의 표면에 게이트 및 제1 및 제2 도핑된 영역을 각각 포함하는 다수의 패스 트랜지스터를 행 및 열로 형성하는 단계;

각각의 메모리 셀에 대해, 상기 제1 도핑된 영역과 비트 라인을 결합시키는 단계;

각각의 메모리 셀에 대해, 상기 제2 도핑된 영역과 전기적으로 결합되는 저장 노드를 형성하는 단계;

각각의 메모리 셀에 대해, 상기 저장 노드 위에 유전층을 형성하는 단계;

각각의 메모리 셀에 대해, 상기 유전층을 O₂플라즈마에서 어닐링하는 단계;

각각의 메모리 셀에 대해, 상기 유전층을 오존 분위기에서 어닐링하는 단계; 및

각각의 메모리 셀에 대해, 상기 유전층 위에 셀 플레이트 전극을 형성하는 단계

를 포함하는 다이너믹 랜덤 억세스 메모리 셀 어레이 형성 방법.
제25항에 있어서, 상기 유전체는 오산화 탄탈인 것을 특징으로 하는 다이너믹 랜덤 억세스 메모리 셀 어레이 형성 방법.
제25항에 있어서, 각 패스 트랜지스터의 상기 제1 도핑된 층은 인접한 패스 트랜지스터와 공유되는 것을 특징으로 하는 다이너믹 랜덤 억세스 메모리 셀 어레이 형성 방법.
제25항에 있어서, 다수의 패스 트랜지스터를 형성하는 상기 단계는 적어도 256백만개의 패스 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 다이너믹 랜덤 억세스 메모리 셀 어레이 형성 방법.
고 유전 상수를 갖는 산화물층을 증착하는 단계;

상기 산화물층의 산소 함량을 상승시키는 단계; 및

상기 산화물층을 어닐링하는 단계

를 포함하는 집적 회로 제조 방법.
제29항에 있어서, 상기 산화물층을 증착하는 상기 단계는 Ta_xO_y(여기서, x는 약 2이고 y는 5 미만임)를 증착하는 단계를 포함하고,

상기 산소 함량을 상승시키는 상기 단계에 의해서 z가 5보다 크거나 같은 Ta_xO_z가 생성되는 것을 특징으로 하는 집적 회로 제조 방법.
제29항에 있어서, 상기 산소 함량을 상승시키는 상기 단계는 상기 산화물층에 O₂플라즈마를 가하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
제31항에 있어서, 산화물층을 어닐링하는 상기 단계는 오존 분위기에서 수행되는 것을 특징으로 하는 집적 회로 제조 방법.
제29항에 있어서, 산화물층을 증착하는 상기 단계는 화학 증착 단계를 포함하고, 그리고 상기 산화물충으로부터 탄화 수소를 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
제29항에 있어서, 상기 산화물층은 비결정 상태에서 증착되고, 그리고 상기 산화물 층이 결정화되도록 상기 산화물층을 가열하는 단계를 더 포함하는 하는 것을 특징으로 하는 집적 회로 제조 방법.
제1 및 제2 도핑된 영역 및 패스 게이트를 갖는 패스 트랜지스터; 및

상기 제1 도핑된 영역에 결합된 캐패시터를 포함하고,

상기 캐패시터는

상기 제1 도핑된 영역에 결합된 저장 노드 전극;

셀 플레이트 전극; 및

상기 저장 노드와 상기 셀 플레이트 전극 사이에 배치된 유전층을 포함하고,

상기 유전층은 Ta_xO_y(여기서, x는 약 2이고 y는 약 5 보다 큼)로부터 형성된 다이너믹 랜덤 억세스 메모리 장치.
제35항에 있어서, 상기 메모리 장치는 적어도 256백만개의 패스 트랜지스터 및 적어도 256백만개의 캐패시터를 포함하고, 각 패스 트랜지스터는 각 캐패시터에 결합된 것을 특징으로 하는 다이너믹 랜덤 억세스 메모리 장치.
제36항에 있어서, 상기 캐패시터는 1보다 큰 임계 전압을 갖는 것을 특징으로 하는 다이너믹 랜덤 억세스 메모리 장치.
제36항에 있어서, 상기 캐패시터는 약 6보다 작은 유효 산화물 두께(T_eff)를 갖는 것을 특징으로 하는 다이너믹 랜덤 억세스 메모리 장치.
제35항에 있어서, 상기 유전층은 비결정 상태에 있는 것을 특징으로 하는 다이너믹 랜덤 억세스 메모리 장치.
제35항에 있어서, 상기 유전층은 결정 상태에 있는 것을 특징으로 하는 다이너믹 랜덤 억세스 메모리 장치.