KR20030025671A - 커패시터의 제조방법 - Google Patents

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KR20030025671A
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Abstract

본 발명은 고유전율 커패시터 하부전극 제조방법에 있어서, 하부전극으로 백금을 포함하는 합금을 사용하고 고유전체 박막 증착전 열처리에 의해 표면을 산화시켜 전도성 산화막을 형성하여, 고온 공정시 고유전체 박막의 산소성분이 확산되는 경로를 제거하여 우수한 누설전류 특성과 높은 유전특성을 얻을 수 있는 커패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 커패시터 제조방법은 도전층 상에 백금 및 상기 백금을 제외한 노블계 금속을 포함하는 합금으로 하부전극을 형성하는 단계; 상기 합금의 표면에 산화처리에 의하여 전도성 산화물막을 형성하는 단계; 상기 전도성 산화물막 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막에 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

커패시터의 제조방법{Method for fabricating capacitor}
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 고유전체 또는 강유전체를 사용하는 고집적 반도체 메모리 소자의 커패시터의 하부전극 제조방법에 관한 것이다.
반도체 메모리 소자중 가장 널리 사용되는 다이나믹램(Dynamic RAM, 이하 DRAM이라 함)과 최근에 활발히 연구되고 있는 강유전체 소자(Ferroelectirc Random access memory, 이하 FeRAM이라 함)는 집적도에서 가장 앞서는 구조인 하나의 트랜지스터(Transistor)와 하나의 커패시터(Capacitor)로 하나의 단위 셀(Cell)을 이루는 구조를 가진다.
DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 256Mb의 경우 0.5㎛2이고, 셀의 기본 구성요소중의 하나인 커패시터의 면적은 0.3㎛2이하로 작아져야 한다. 이러한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.
64Mbyte 또는 256Mbyte등의 DRAM 소자에서는 종래에 사용되어 온 유전 재료인 SiO2/Si3Na등을 사용하여 커패시터를 제조할 경우 필요한 커패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 커패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다. 이러한 이유로 커패시터를 평탄한 형태로는 이용할 수 없음으로 단면적을 다른 방법으로 늘려야 한다.
단면적을 늘이기 위해서, 즉 커패시터의 스토리지 노드 표면적을 증가시키기 위해서 사용되는 기술은, 스택(Stack) 커패시터 구조 또는 트렌치형(Trench) 커패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있다. 그러나, 256Mb급 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 커패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 커패시터의 단면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다.
그러므로 커패시터를 3차원적 입체구조로 형성하여서 커패시터의 단면적을 증가시켜 저장정전용량을 충족시키는 방법은 1Gb급 이상의 DRAM 소자에 적용시키기에는 매우 어렵다.
이와 같은 문제점을 해결하기 위해서, 종래에는 SiO2/Si3N4계를 대체할 목적으로 Ta2O5유전박막에 대한 연구가 진행되었지만, 커패시턴스가 SiO2/Si3N4계에 비해서 2-3배에 지나지 않아서 이를 최근의 고집적 DRAM에 적용하기 위해서는 유전박막의 두께를 줄여야 하는데, 이로 인하여 누설 전류가 증가되는 등 Ta2O5유전박막을 실용화하기에는 많은 문제점이 따른다.
이와 같은 이유로 1Gb DRAM용 커패시터는 종래의 재료로는 공정개발에 어려움이 있음으로 고유전체의 박막이 필요하다. 이러한 고유전체의 박막은 커패시터의 모양도 평탄하게 만들 수 있어서 제조 공정을 단순화시킬 수 있게 한다. 한편, 이러한 고유전체 재료로서 현재 BST 고유전박막, 즉 (Ba,Sr)TiO3가 많이 연구되어 지고 있다. BST 박막은 저장정전용량이 SiO2/Si3N4계에 비해 수십 배나 크고 SrTiO3의구조 및 열적 안정성과 BaTiO3의 우수한 전기적 특성을 공유하여 1Gb 이상의 메모리 소자에 적용하기에 적합한 재료이다.
상기와 같은 고유전체 박막을 사용하는 커패시터에서는 전극물질로서 폴리실리콘을 사용하기 어렵기 때문에 폴리실리콘 대신 노블계 금속(noble metal) 또는 그 산화물, 예를 들어 Pt, Ir, Ru, RuO2, IrO2등을 사용하거나, TiN등의 전도성 화합물을 사용하여 MIM(Metal/Insulator/Metal) 구조로 커패시터를 형성한다.
그런데, 고유전체 박막을 사용하는 커패시터에서는 고유전체의 고유전율 특성을 얻기 위해 박막의 제조 공정 온도가 매우 높고, 일반적으로 산소 분위기에서 공정이 진행된다. 이경우 고온, 산소분위기에서 유전체를 증착하거나 후속 열처리로 진행하면 유전체 내부의 산소가 커패시터 전극 배후로 침투하게 되고, 침투한 산소는 하부의 폴리실리콘 플러그의 표면을 산화시켜 SiO2절연막이 형성되어 전기적 연결이 끊어지는 문제가 생기고, 하부전극으로 사용하는 금속과 Si이 직접 접촉하게 될 경우, 250℃ 이상의 온도에서 금속와 Si이 반응하여 저항을 크게 증가시키는 문제가 있다. 이러한 문제를 해결하기 위하여 종래에는 통상 TiN으로 확산방지막을 형성하였다.
그러나 TiN은 여전히 산소분위기, 550℃ 이상의 온도 조건에서 쉽게 산화되는 특성을 보인다. 즉, 커패시터 형성 중에 하부전극을 통과한 산소가 TiN 또는 폴리실리콘 플러그와 반응하면 이들 박막의 표면에 TiO2절연막을 형성하는 문제점을 가지고 있다.
도1은 종래의 기술에 따라 형성된 반도체 소자의 커패시터의 단면의 도시한 도면으로서, 이하 도면을 참조하여 설명한다.
도1에 도시된 바와 같이, 소정 공정이 완료된 기판(1)에 폴리실리콘(2)으로 스토리지 노드(storage node) 콘택 플러그를 형성한다. 이어서, 폴리실리콘(2) 위에 티타늄을 증착한 후 급속열처리에 의해 티타늄실리사이드(3)를 형성하고 미반응의 티타늄은 제거한다. 이후 확산방지막으로 티타늄나이트라이드(4)을 증착하고, 노블계 메탈(예컨대 백금)을 사용하여 하부전극(5)을 형성한다. 이어서 고유전체 박막(6)으로 DRAM의 경우는 STO(SrTiO3), BST((Ba,Sr)TiO3)등의 고유전체를 사용하고, 또한 FeRAM 일 경우는 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBi2-y(Ta1-zNbz)2O9), BLT((Bi,La)TiO3) 등의 강유전체를 사용하여 형성한다. 계속해서 상부전극(7)을 적층하여 커패시터를 형성한다.
상술한 바와 같은 커패시터를 제조할 시에는, 확산방지막은 폴리실리콘과 노블계 메탈 전극과의 확산 방지 기능과 함께 산화물인 고유전체(또는 강유전체)의 고온 열 공정에 대한 내산화성도 커야된다. 그러나 종래의 확산방지막인 티나늄나이트라이드는 표면산소 스터핑(stuffing)에 의해 최소 450℃까지는 충분히 폴리실리콘과의 확산방지막 기능을 하지만 500℃ 이상의 열공정시에는 고유전체(또는 강유전체) 박막의 산소가 전극을 통하여 확산되어 티타늄나이트라이드를 산화시켜 저유전율의 TiO2를 형성하여 전체 유전특성을 급격하게 감소시키는 문제가 있다.
이를 위해서는 고온에서 내산화성이 뛰어난 베리어 역할을 하는 확산방지막의 개발이 시급하다. 최근 많은 연구가 진행되고 있는 비정질의 삼성분계 베리어메탈 즉 TiAlN, TiSiN, TaSiN 등은 TiN 보다 약 50 ~ 100℃의 내산화성 온도가 증가되는 것으로 알려졌으며, 이는 STO, BST등의 고유전체나 PZT, SBT, SBTN, BLT 등의 강유전체의 최적 특성을 위한 고온 공정에서는 아직도 낮은 내산화 온도이다. 본질적인 고유전율의 특성을 얻기 위해서는 약 600℃ 이상의 내산화성을 가진 베리어메탈로 이루어진 확산방지막이 요구된다.
본 발명은 커패시터 제조방법에 있어서 고온 공정시 고유전체 또는 강유전체 박막의 산소성분이 확산되는 경로를 억제하여 우수한 누설전류 특성을 얻을 수 있는 커패시터 제조 방법을 제공함을 목적으로 한다.
또한, 본 발명은 유전체의 결정화 온도를 보다 고온에서 실시하여 유전체의 특성을 향상시키는 커패시터 제조 방법을 제공하기 위한 목적이 있다.
도1은 종래의 커패시터의 단면도이다.
도2a 내지 도2g는 본 발명에 의한 커패시터 제조 방법을 나타내는 공정단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판
25 : 확산방지막
28 : 하부전극
29 : 전도성 산화막
30 : 고유전체
31 : 상부전극
상기의 목적을 달성하기 위해 본 발명의 반도체 소자의 커패시터 제조방법은 도전층 상에 백금 및 상기 백금을 제외한 노블계 금속을 포함하는 합금으로 하부전극을 형성하는 단계; 상기 합금의 표면에 산화처리에 의하여 전도성 산화물막을 형성하는 단계; 상기 전도성 산화물막 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막에 상부전극을 형성하는 단계를 포함하여 이루어진다.
본 발명은 고집적 디램 또는 FeRAM등의 메모리 소자에서 고유전체 또는 강유전체 박막을 사용하는 커패시터 제조 방법시, 고유전율의 특성을 얻기 위한 실시하는 고온 공정시의 내산화성에 대한 종래의 확산방지막으로 사용되는 베리어 메탈이 가지는 취약성을 극복하기 위해 산화가 되어도 전도성을 유지하는 금속메탈과 누설전류 특성에서 장점이 있는 백금과의 합금을 하부전극으로 사용하는 것이다.
즉, 본 발명은 고유전율 커패시터 박막과 워크펑션(Work Function) 차이가 가장 큰 백금(Pt) 전극을 기본전극으로 사용하며, 산화되어도 크리스탈 구조에 따른 전도 특성을 보이는 노블계 금속, 특히 이리듐(Ir) 또는 루세늄(Ru)같은 금속을 이용한 합금전극으로 사용하는 것으로, 이하, 구체적으로, 확산방지막은 통상의 티나늄나이트라이드로 사용하고, 커패시터의 전극으로 백금-이리듐 또는 백금-루세늄등의 합금을 사용하고 고유전체(또는 강유전체) 박막 증착전 급속열처리에 의해 전극표면을 산화시켜 고유전체(또는 강유전체) 열공정시 고유전체(또는 강유전체) 박막내의 산소성분이 확산되는 싱크(sink)를 제거하여 우수한 누설전류 특성과 높은 유전특성을 얻을 수 있는 커패시터 제조방법을 제공하는 것이다. 루세늄 또는 이리듐 같은 금속은 루타일(rutile) 구조의 특징으로 RuO2 또는 IrO2의 산화물을 형성하여도 전도성을 띠게 된다.
또한 본 발명에 의해 커패시터의 하부전극을 백금-이리듐 또는 백금-루세늄등의 합금으로 사용하고, 열처리에 의해 하부전극 표면에 RuO2 또는 IrO2의 산화물을 형성하게 되면, 후속공정으로 형성하는 유전체의 공정온도를 종래보다 150 ~ 200℃ 이상 증가시킬 수 있게 되어 고유전체 또는 강유전체의 특성을 보다 향상 시킬수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2g는 본 발명의 의한 커패시터 제조 공정 나타내는 단면도이다.
먼저, 도2a을 참조하여 살펴보면, 소정공정이 완료된 기판(21)에 폴리실리콘(22)을 증착한 후, 오믹(Ohmic) 콘택을 형성하기 위한 티타늄(23)을 이온화 금속 플라즈마 물리 기상 증착 또는 화학기상증착법을 이용하여 100 ~ 500Å 범위의 두께로 증착한다.
이어서, 도2b를 참조하여 살펴보면, 증착한 티타늄(23)을 이용하여 질소 또는 NH3분위기에서 온도는 650 ~ 800 ℃, 시간은 30 ~ 180초 사이에서 급속열처리법를 실시하여 티타늄실리사이드(24)를 형성하고, 미반응의 티타늄는 습식식각으로 제거한다.
이어서, 도2c를 참조하여 살펴보면, 고유전체 박막의 하부전극과 폴리실리콘과의 계면반응을 방지하기 위하여 확산방지막으로 티타늄나이트라이드(25)를 증착한다.
이어서, 티타늄나이트라이드(25) 상에 산소와의 반응으로 산화물을 형성하여도 전도성을 띨 수 있는 루세늄 또는 이리듐으로 물리기상증착 또는 유기금속 화학기상증착(Metal-Organic Chemical Vapor Deposition)을 이용하여 확산방지막이 산화되지 않는 저온에서 100 ~ 500Å 범위의 두께로 제1 하부전극(26)을 증착하고, 워크펑션이(work function) 고유전체와 차이가 많아 누설전류 특성 장점이 있는 백금(Pt)을 제2 하부전극으로 형성한다. 여기서 백금은 물리기상증착, 화학기상증착 또는 전기도금법 중 하나를 이용하여 증착한다.
이어서, 도2d를 참조하여 살펴보면, 제1 하부전극(26)과 제2 하부전극(27)을 급속열처리등에 의해 루세늄-백금 또는 이리듐-백금의 합금화를 이루어, 루세늄 또는 이리듐이 백금과 균일하게 분포하는 합금 하부전극(28)을 형성한다. 여기서 급속열처리법을 진행할 때에 질소분위기에서 온도는 500 ~ 700 ℃, 시간은 30 ~ 180초 사이에서 진행한다.
또한, 이러한 합금 하부전극(28)의 형성은 합금스퍼터링 타겟이나 화학기상증착으로 칵테일소스(cocktail source)를 이용하여 한단계로 형성할 수 있다. 여기서 합금조성비를 제1전극 대 제2전극의 몰비 즉, 제1전극의 성분이 1% ~ 50%까지 조절하면서 형성할 수 있다.
이어, 도2e를 참조하여 살펴보면, 이렇게 합금화된 전극은 고유전체 박막 증착 하기전 O2또는 N2O 분위기에서 플라즈마 처리를 실시하여 표면에 얇은 Pt-O 막 또는 RuOx 막과 같은 전도성 산화막(29)을 형성한다. 여기서 플라즈마 처리는 0.1 ~ 2kw의 전력으로 300 ~ 500℃의 온도에서 30 ~ 180초의 시간동안 진행한다.
상기의 전도성 산화막(29)은 고유전체 박막 증착시 또는 증착후 열공정시 고유전체 박막에 포함되어 있는 산소의 확산을 효과적으로 방지할 수 있는 막이다.
이어, 도2f를 참조하여 살펴보면, 커패시터의 유전체 박막(31)으로 유기금속화학기상증착법, 원자층증착법 또는 유기금속증착법등을 이용하여, 100 ~ 2000Å 범위의 두께로, DRAM의 경우는 Ta2O5, TaON, STO(SrTiO3), BST((Ba,Sr)TiO3) 등의 고유전체를 사용하고, FeRAM일 경우는 PZT(Pb(Zr, Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBi2-y(Ta1-zNbz)2O9), BLT((Bi,La)TiO3) 등의 강유전체를 사용하여 형성한다.
이후 유전체 박막(31)의 결정화를 위해 급속열처리를 500 ~ 800℃ 범위의 온도와 30 ~ 180초 범위의 시간에서 진행하거나, 퍼니스(furnace)의 경우는 450 ~ 700℃ 범위의 온도와 10 ~ 30분 범위의 시간에서 진행한다.
이어, 도2g를 참조하여 살펴보면, 유전체 박막(31) 상에 상부전극으로 노블계 메탈을 이용하여 유기메탈화학기상증착 또는 원자층증착법을 이용하여 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
에를 들어, 상기에서 상술한 커패시터 제조방법은 콘케이브(Concave) 구조의 커패시터, 스택 구조 또는 실린더 구조를 가지는 커패시터등에도 적용가능하다.
본 발명은 하부전극으로 백금을 포함하는 합금을 사용하고 열처리에 의해 하부전극 표면을 산화시켜 전도성 산화막을 형성함으로서, 종래에 확산방지막으로 티타늄나이트라이드만을 사용할 때보다 150 ~ 200 ℃이상 고온 공정이 가능하여 우수한 누설전류 특성과 높은 유전특성을 가지는 커패시터를 용이하게 제조할 수 있다.

Claims (20)

  1. 커패시터 제조방법에 있어서,
    도전층 상에 백금 및 상기 백금을 제외한 노블계 금속을 포함하는 합금으로 하부전극을 형성하는 단계;
    상기 합금의 표면에 산화처리에 의하여 전도성 산화물막을 형성하는 단계;
    상기 전도성 산화물막 상에 유전체 박막을 형성하는 단계; 및
    상기 유전체 박막에 상부전극을 형성하는 단계
    를 포함하는 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    도전층 상에 백금 및 상기 백금을 제외한 노블계 금속을 포함하는 합금으로 하부전극을 형성하는 단계는,
    상기 기판 상에 백금을 제외한 노블계 금속을 형성하는 단계;
    상기 노블계 금속 상에 백금을 형성하는 단계; 및
    상기 노블계 금속 및 상기 백금을 열처리하여 합금을 형성하는 단계
    를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 열처리는 급속열처리법을 이용하는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제 3 항에 있어서,
    상기 급속열처리법은 질소분위기에서 진행하는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제 3 항에 있어서,
    상기 급속열처리법은 온도 500 ~ 700 ℃의 범위에서 진행하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제 3 항에 있어서,
    상기 급속열처리법은 30초 ~ 180초의 시간 범위에서 진행하는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제 2 항에 있어서,
    상기 백금을 형성하는 단계는,
    화학기상증착, 물리기상증착 또는 전기도금법 중 선택된 하나를 이용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제 2 항에 있어서,
    상기 노블계 금속은 루세늄 또는 이리듐을 사용하는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제 2 항에 있어서,
    상기 노블계 금속의 두께는 100 ~ 500Å 범위로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    도전층 상에 백금 및 상기 백금을 제외한 노블계 금속을 포함하는 합금으로 하부전극을 형성하는 단계는,
    백금과 백금을 제외한 노블계 금속으로 이루어진 합금 스퍼터링 타겟을 이용하여 한공정으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  11. 제 10 항에 있어서,
    상기 합금 스퍼터링 타겟는,
    상기 노블계 금속의 성분을 1% ~ 50% 범위로 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  12. 제 1 항에 있어서,
    도전층 상에 백금 및 상기 백금을 제외한 노블계 금속을 포함하는 합금으로 하부전극을 형성하는 단계는,
    화학기상증착법으로 칵테일 소스를 이용하여 한공정으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  13. 제 12 항에 있어서,
    상기 칵테일 소스는,
    상기 노블계 금속의 성분을 1% ~ 50% 범위로 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  14. 제 1 항에 있어서,
    상기 전도성 산화물막은 산소 또는 N2O 분위기에서 플라즈마 처리로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  15. 제 14 항에 있어서,
    상기 플라즈마 처리는 0.1 ~ 2kW 범위의 전력을 이용하는 것을 특징으로 하는커패시터 제조 방법.
  16. 제 14 항에 있어서,
    상기 플라즈마 처리는 300 ~ 500℃ 범위의 온도를 이용하는 것을 특징으로 하는 커패시터 제조 방법.
  17. 제 14 항에 있어서,
    상기 플라즈마 처리는 30 ~ 180 초 범위의 기간을 이용하는 것을 특징으로 하는 커패시터 제조 방법.
  18. 제 1 항에 있어서,
    상기 유전체 박막을 증착한 후,
    열처리에 의해 상기 유전체를 결정화하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  19. 제 18 항에 있어서,
    상기 열처리는
    500 ~ 800℃ 범위의 온도에서, 30 ~ 180초 범위의 시간동안 급속열처리를 하는 것을 특징으로 하는 커패시터 제조 방법.
  20. 제 18 항에 있어서,
    상기 열처리는,
    퍼니스로 450 ~ 700℃ 범위의 온도에서, 10 ~ 30분 범위의 시간동안 열처리하는 것을 특징으로 하는 커패시터 제조 방법.
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