JP4709115B2 - ルテニウム電極と二酸化チタン誘電膜とを利用する半導体素子のキャパシタ及びその製造方法 - Google Patents

ルテニウム電極と二酸化チタン誘電膜とを利用する半導体素子のキャパシタ及びその製造方法 Download PDF

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Description

本発明は、半導体素子のキャパシタ及びその製造方法に係り、より詳細には、誘電膜を改善して顕著に増大した静電容量を持つ半導体素子のキャパシタ及びその製造方法に関する。
DRAMのような半導体素子は、1個のトランジスタと1個のキャパシタとで構成されている。このようにキャパシタを備える半導体素子の容量を高めるためには、キャパシタの静電容量を増大させることが重要である。これまでキャパシタの静電容量を増大させるために、下部電極を立体化する方法、下部電極の高さを高くする方法、誘電膜の厚さを薄くする方法などが利用されてきたが、狭い空間で安定的に高い静電容量を確保するのに限界に到達した。これにより、高誘電率を持つ誘電膜の使用が要求されている。高誘電率を持つ物質として、Ta、TiO、Al、Y、ZrO、HfO、BaTiO、SrTiO、(Ba,Sr)TiOなどの例を挙げることができる。
このような高誘電率を持つ誘電体は、従来キャパシタの電極物質として使われたポリシリコンと容易に反応して電極との界面に低誘電率を持つ物質を形成することによって、静電容量の確保に悪い影響を及ぼす問題点を抱いている。このような問題点を解決するために、下部電極または下部電極と上部電極いずれもをポリシリコンに比べて相対的に酸化され難い物質、例えば、白金(Pt)、ルテニウム(Ru)、イリジウム(Ir)などの貴金属やタングステン(W)のような耐熱金属、または窒化タングステン(WN)、または窒化チタン(TiN)のような耐熱金属窒化物で形成せねばならない。
一方、高誘電率を持つ誘電体のうち三成分系誘電体が二成分系誘電体に比べて数百倍も顕著に大きい誘電率を持つ。しかし、三成分系誘電体は、物質の構造特性上蒸着が複雑であり、化学量論を合わせ難く、700℃以上の後熱処理温度を要して電極物質の変形を招くために、実際半導体素子の製造工程に適用し難い。
二成分系誘電体のうちRu電極上に有機金属化学気相蒸着方法(Metal−Organic Chemical Vapor Deposition、MOCVD)で形成するTa膜は、60以上の誘電率を持つために注目された。しかし、Ta膜も600℃以上の後熱処理温度を要するが、この温度でRu電極の劣化は非常に深刻である。
したがって、三成分系誘電体に比べて簡単な構造を持つ物質でありつつ高い誘電率を持ち、また低温工程の可能なキャパシタ誘電膜を開発する必要がある。
本発明が解決しようとする技術的課題は、簡単な構造を持つ物質でありつつ高い誘電率を持つ誘電膜を採用した半導体素子のキャパシタを提供することである。
本発明が解決しようとする他の技術的課題は、簡単な構造を持つ物質でありつつ高い誘電率を持つ誘電膜を低温工程で形成して半導体素子のキャパシタを製造する方法を提供することである。
前記技術的課題を達成するための本発明による半導体素子のキャパシタは、半導体基板に形成されたRu下部電極と、前記Ru下部電極が酸化されて形成されたものであって、ルチル(rutile)結晶構造を持つRuO前処理膜と、前記RuO前処理膜の結晶構造によってルチル結晶構造に形成され、不純物でドーピングされたTiO誘電膜と、前記TiO誘電膜上に形成された上部電極と、を備える。
前記RuO前処理膜の厚さは、5nm以下であることが望ましい。前記不純物は、Al及びHfのうち選択された少なくともいずれか一つであることが望ましく、0.1〜10at%にドーピングされていることが望ましい。前記Ru上部電極は、貴金属、耐熱金属、耐熱金属窒化物または導電性酸化物である。このとき、前記貴金属はRu、PtまたはIrであり、前記耐熱金属窒化物はTiN、TaNまたはWNであり、前記導電性酸化物はRuO、IrOまたはSrRuOである。
前記技術的課題を達成するための本発明による半導体素子のキャパシタ製造方法によれば、半導体基板にRu下部電極を形成する。前記Ru下部電極の表面を酸化させてルチル結晶構造を持つRuO前処理膜を形成する。前記RuO前処理膜上に前記前処理膜の結晶構造によってルチル結晶構造にTiO誘電膜を形成しつつ前記TiO誘電膜に不純物をドーピングする。前記TiO誘電膜上に上部電極を形成する。
ここで、前記RuO前処理膜をまず形成した後に前記TiO誘電膜の形成を開始するか、前記TiO誘電膜を形成する間に前記RuO前処理膜を形成する。前記Ru下部電極は、プラズマを利用した原子層蒸着方法(Atomic Layer Deposition:ALD)または化学気相蒸着方法(Chemical Vapor Deposition:CVD)を利用して形成する。前記RuO前処理膜を形成するために、前記TiO誘電膜の形成開始前に前記Ru下部電極をオゾンガスで熱処理するか、前記TiO誘電膜を形成する間に酸化剤でオゾンガスを使用する。
望ましい実施形態で、前記RuO前処理膜を形成する工程と前記TiO誘電膜を形成する工程とはインサイチュで行われ、前記半導体基板を反応室内へ引入する工程、前記反応室内へオゾンガスを流入させて前記Ru下部電極の表面を酸化させることによってRuO前処理膜を形成する工程、及びALDによりTiO誘電膜を形成する工程を含む。ALDによりTiO誘電膜を形成する工程は、前記反応室内へTi前駆体を供給する工程、前記反応室内のTi前駆体をパージする工程、前記反応室内へ酸化剤を供給する工程及び前記反応室内の酸化剤をパージする工程からなるサイクルを数回反復することである。前記酸化剤は、オゾンガス、水蒸気または酸素プラズマである。
他の望ましい実施形態でも、前記RuO前処理膜を形成する工程と前記TiO誘電膜を形成する工程とはインサイチュで行われ、前記半導体基板を反応室内へ引入する工程と、前記反応室内へTi前駆体を供給する工程、前記反応室内のTi前駆体をパージする工程、前記反応室内へオゾンガスを供給する工程及び前記反応室内のオゾンガスをパージする工程からなるサイクルを数回反復するALDによってTiO誘電膜を形成すると同時に、前記オゾンガスを利用して前記Ru下部電極の表面を酸化させることによってRuO前処理膜を形成する工程と、を含む。
前記TiO誘電膜を形成した後、後熱処理する工程をさらに含み、前記TiO誘電膜を形成する温度と前記後熱処理温度とをそれぞれ400℃以下及び500℃以下に維持する。
前記Al及びHfのうち選択された少なくともいずれか一つは0.1−10at%にドーピングする。前記Al及びHfのうち選択された少なくともいずれか一つをドーピングするために、前記TiO誘電膜を形成する間にAl及びHfのうち選択された少なくともいずれか一つを含む不純物ソースを気相で導入する。このとき、前記不純物ソースは、前記Ti前駆体供給工程と別途に導入するか、Ti前駆体の供給工程に含めて導入する。
前記Al及びHfのうち選択された少なくともいずれか一つをドーピングするために、前記TiO誘電膜上にAl及びHfのうち選択された少なくともいずれか一つを含む不純物ソース膜を蒸着した後、前記TiO誘電膜中へ拡散させる方法も利用できる。
本発明によれば、ペロブスカイト構造を持つ(Ba,Sr)TiOのように製作し難い三成分系誘電体に比べて簡単な構造を持つ物質であるTiO誘電膜を採用することによって、現在のギガ級保存容量を持つ半導体素子を製造するためのULSI−DRAM工程で最も大きい問題点の一つであるキャパシタ製造工程に関連した諸般問題を画期的に改善できる。
本発明によってRuO前処理膜を形成した上にTiO誘電膜をルチル結晶構造で形成すれば、誘電率の高い誘電膜を低温で形成できる。そして、TiO誘電膜に不純物をドーピングして漏れ電流の低下を補償するので、等価酸化膜の厚さ0.7nm以下の誘電膜を形成できる。また、以上のようなあらゆる工程が薄膜蒸着時には400℃以下、蒸着後の後熱処理も500℃以下で進んでRu電極の熱による変形などの劣化を防止する。
以下、添付図面を参照して本発明の望ましい実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例に限定されるものと解釈されてはならないだめである。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などはさらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
〔第1実施例〕
図1は、本発明の第1実施例による半導体素子のキャパシタを説明するための断面図である。
図1を参照すれば、本発明による半導体素子のキャパシタは、半導体基板100に形成されたRu下部電極140a、Ru下部電極140aが酸化されて形成されたものであって、ルチル結晶構造を持つRuO前処理膜146、RuO前処理膜146の結晶構造によってルチル結晶構造に形成されて不純物でドーピングされたTiO誘電膜150、及びTiO誘電膜150上に形成された上部電極160を備える。上部電極160は、貴金属、耐熱金属、耐熱金属窒化物または導電性酸化物でありうる。この時、上部電極160をなす貴金属は、Ru、PtまたはIrであり、耐熱金属窒化物はTiN、TaNまたはWNであり、導電性酸化物はRuO、IrOまたはSrRuOでありうる。
半導体基板100には、不純物領域105をソース及びドレインとして持つトランジスタ(図示せず)のような構造物が提供され、その上部にコンタクトプラグ115を備える下部絶縁膜110が形成されうる。下部絶縁膜110上にはエッチング停止膜パターン120aが形成されうる。図1において、説明の便宜上、半導体基板100上に形成された細部構造物は一部図示していない。
図1に図示した例は、Ru下部電極140aの上面、外面及び内面がいずれもキャパシタ領域として利用されるシリンダー型キャパシタである。しかし、本発明はこれに限定されず、例えば、Ru下部電極140aの上面及び内面のみキャパシタ領域として利用されるコンケーブ(concave)型キャパシタで具現されることもできる。または、スタック型キャパシタで具現されることもできる。コンケーブ型及びスタック型キャパシタの場合、隣接する二つのRu下部電極140a間に後述するモールド酸化膜パターン(図3ないし図5の“130a”)が介在される。
また、図1に図示した例は、COB(Capacitor Over Bit line)のように、DRAMでビットライン上にキャパシタが位置する場合である。しかし、本発明はこれに限定されず、CUB(Capacitor Under Bit Line)のようにビットライン下にキャパシタが位置する場合、またはトレンチ型キャパシタのように半導体基板中へキャパシタが形成される場合で具現されることもできる。
本発明において、RuO前処理膜146の厚さは5nm以下であることが望ましい。TiO誘電膜150は、ルチル結晶構造を持つために高誘電率を持つ。また、RuO前処理膜146の結晶構造によって形成されたものであるので、RuO前処理膜146のない場合に比べて低温でもルチル結晶構造で形成できるという長所がある。TiO誘電膜150にドーピングされた不純物は、Al及びHfのうち選択された少なくともいずれか一つであることが望ましく、0.1〜10at%にドーピングされている。さらに望ましくは、0.1〜5at%にドーピングされている。このような不純物ドーピングによって、TiO誘電膜150の誘電率減少を最小化しつつ漏れ電流を大きく改善して、後述する実験例に示したように、等価酸化膜の厚さ0.7nm以下の誘電膜が形成できる。TiO誘電膜150にAl及びHfのうち選択された少なくともいずれか一つを0.1at%以下にドーピングする時には、ドーピングによる効果が微小である。10at%以上にドーピングする時には漏れ電流改善の効果より誘電率減少の影響が大きい。
このように、本発明による半導体素子のキャパシタは、三成分系誘電膜に比べて簡単な構造を持つ二成分系物質でありつつ高い誘電率を持つTiO誘電膜を採用したものであって、TiO誘電膜に不純物をドーピングして誘電率減少を最小化しつつ漏れ電流を大きく改善したものである。
〔第2実施例〕
図2ないし図8は、本発明の第2実施例による半導体素子のキャパシタ製造方法を説明するための断面図である。図9及び図10は、本発明の第2実施例による半導体素子のキャパシタ製造方法のうちTiO誘電膜形成工程のフローチャートである。
まず図2を参照すれば、半導体基板100にLOCOS(Local Oxidation Of Silicon)またはSTI(Shallow Trench Isolation)のような素子分離工程を利用して活性領域を限定した後、活性領域に不純物領域105をソース及びドレインとして持つトランジスタ構造物を形成する。DRAMを製作するための半導体基板100は、シリコンウェーハであることが通常的であるが、SOI(Silicon On Insulator)やSOS(Silicon On Sapphire)などで基板を構成してもよい。
トランジスタ構造物上に下部絶縁膜110を形成した後、下部絶縁膜110を貫通して半導体基板100の不純物領域105と接する複数個のコンタクトプラグ115を形成する。コンタクトプラグ115及び下部絶縁膜110上に、例えば、シリコン窒化膜から形成されたエッチング停止膜120を先ず形成した後、BPSG(Boron Phosphorus Silicate Glass)、PSG(Phosphorus Silicate Glass)、PE(Plasma Enhanced)−TEOS(Tetra Ethyl Ortho Silicate)またはHDP(High Density Plasma)−酸化物などを蒸着してモールド酸化膜130を形成する。
次いで、図3のように、エッチング停止膜120の上面が露出されるまでモールド酸化膜130をエッチングしてモールド酸化膜パターン130aを形成する。この時、エッチング停止膜120は、下部絶縁膜110がエッチングされないように保護する。次いで、露出されたエッチング停止膜120のみ除去する程にエッチング工程を進行して、コンタクトプラグ115及びその周辺の下部絶縁膜110の上面を露出させるホール135を形成する。モールド酸化膜パターン130aの下部にはエッチング停止膜パターン120aが残留する。
図4を参照して、ホール135を完全に埋め込まない程の厚さにRu膜140を形成する。このようなRu膜140は、本発明によるキャパシタの下部電極となる膜であって、スパッタリングによって形成してもよいが、プラズマを利用したALDまたはCVDを利用して形成するが望ましい。
ここで、ALDとは、CVDの一類型であって、流入されたソースガスを基板表面に化学吸着させて残りのソースガスをパージした後、前記吸着されたソースガスでから物質層を形成する方法である。ソースガスの流入→パージのサイクルを反復して所望の厚さの物質層を形成できる。この方法によれば、通常原子層単位で物質層の厚さを調節できるので、優秀な段差被覆性を持つ物質層を形成でき、物質層内に含まれた不純物の濃度も非常に低くなる。
ALDを利用したRu膜140の形成時、Ti(OC及びHOをソースガスで250℃で10nm程度のTiO膜をシード層及び接合層として先ず形成した後、Ru(EtCp)、RuCp(i−PrCp)またはRu(DER)をソースガスとし、O及びプラズマ活性化されたHを反応ガスとして300℃でRu膜140を形成できる。ガス供給時間とパージ時間はそれぞれ0.1秒、5秒程度にすることができる。
次いで、図5を参照して、Ru膜140上にギャップフィル特性の良いUSG(Undoped Silicate Glass)膜のようなキャッピング膜145を蒸着してホール135の内部を埋め込む。次に、モールド酸化膜パターン130aの上面が表れるまでキャッピング膜145とRu膜140とをエッチバックまたはCMP(Chemical Mechanical Polishing)で除去する(図面で点線上の部分を除去することである)。これにより、それぞれ分離されたキャパシタRu下部電極140aが形成される。
次いで、図6に示したように、キャッピング膜145とモールド酸化膜パターン130aとをウェットエッチングで除去してRu下部電極140aの表面を露出させる。このような構造でRu下部電極140aの上面、外面及び内面がいずれもキャパシタ領域として利用されるシリンダー型キャパシタを製造できる。キャッピング膜145のみ除去する場合には、Ru下部電極140aの上面及び内面のみキャパシタ領域として利用されるコンケーブ型キャパシタを製造できる。その後、Ru下部電極140a表面を酸化させてルチル結晶構造を持つRuO前処理膜146を形成する。
RuO前処理膜146を形成するために、Ru下部電極140aをオゾンガスで100〜400℃で熱処理する。例えば、250℃の温度で約15秒間熱処理する。Ru下部電極140aは六方最密(HCP)構造の結晶構造を持つが、オゾンガスでその表面を処理すれば、Ruが酸化されつつルチル結晶構造を持つ酸化膜が形成される。この時、RuO前処理膜146の厚さは5nm以下であることが望ましい。本発明で形成するRuO前処理膜146は、後続成長させるTiO誘電膜150のシード層の役割を行い、RuO前処理膜146とTiO誘電膜150との格子定数差がほとんどないので、TiO誘電膜150がRuO前処理膜146の結晶構造によってエピタキシャル成長する。
このように本実施例では、RuO前処理膜146をまず形成した後、図7を参照してTiO誘電膜150の形成工程を始める。RuO前処理膜146を形成する工程とTiO誘電膜150を形成する工程とはインサイチュで行える。すなわち、半導体基板100を反応室(図示せず)内へ引入した後、反応室内へオゾンガスを流入させてRu下部電極140aの表面を酸化させることによってRuO前処理膜146を形成した後、その反応室でTiO誘電膜150の形成工程を続けて進行する。
一般的には、TiOを700℃以上の高温で蒸着して初めてTiO膜がルチル結晶構造を持つ。しかし、本発明によれば、RuO前処理膜146がルチル結晶構造を持っているので、その上に成長するTiO誘電膜150も、前処理膜146の結晶構造によってルチル結晶構造で形成される。したがって、本発明の方法で行えば、ルチル結晶構造を持つTiO誘電膜150の形成温度を400℃以下に維持できる。
本実施例のように3次元的な構造を持つ下部電極140a上に誘電膜150を均一に形成するためには、段差被覆性の優秀なCVDまたはALDを利用できる。ALDによってTiO誘電膜150を形成する工程は、図9のようなフローチャートによることができる。
図9を参照すれば、反応室内へTi前駆体を供給する(工程S1)。Ti前駆体は、半導体基板100上に約200〜400℃程度の温度で約0.1〜3秒間提供される。使用できるTi前駆体の例は、TTIP(Titanium TetraIsoproPoxide,Ti(OC)を含む。Ti前駆体が半導体基板100上に提供されれば、Ti前駆体の一部がRuO前処理膜146に吸着される。そのうち、化学吸着されたTi前駆体はTi金属膜を単原子層として形成する。
次いで、反応室内のTi前駆体をパージする(工程S2)。パージガスとしては、アルゴン(Ar)ガスまたは窒素(N)ガスのような不活性ガスを利用できる。このパージガスは、反応実からTi前駆体のうち化学吸着されていない部分を除去する。パージガスは反応室内へ約0.1〜3秒間供給される。
次いで、反応室内へ酸化剤を供給する(工程S3)。酸化剤は、オゾンガス、水蒸気(HO)または酸素プラズマである。酸化剤は、約200〜400℃程度の温度で約0.1〜3秒間提供される。酸化剤は、工程S1で形成されたTi金属膜と化学的に反応して、RuO前処理膜146上に一層のTiO誘電膜を形成する。
酸化剤としてオゾンガスを使用する場合、オゾンガスの量は100〜500g/とすることができる。オゾンガス供給時間を延長させるほどTiO誘電膜の厚さとTiO誘電膜の密度は増大する一方、TiO誘電膜内のTi密度は減少する。オゾンガス供給時間が長い場合のTiO誘電膜の電気的物性(等価酸化膜の厚さ、漏れ電流密度など)が、オゾンガス供給時間が短い場合のTiO誘電膜の電気的物性より優秀である。
次いで、反応室内の酸化剤をパージする(工程S4)。パージガスは、反応室から反応していない酸化剤を除去する。この工程のパージガスは工程S2のパージガスと同じ種類、同じ供給時間及び温度で供給できる。場合によっては、工程S2のパージガスと相異なる種類、相異なる供給時間及び温度で供給することもある。
このようにS1ないしS4の工程からなるTiO蒸着サイクルを数回反復して所望の厚さにルチル結晶構造を持つTiO誘電膜150を形成する。
一般的には、TiOを高温で蒸着して初めてTiO膜がルチル結晶構造を持ち、低温でTiO膜を形成すれば、アナターゼ結晶構造を持つ。アナターゼ結晶構造を持つTiO膜は約30〜40程度の相対誘電率を持つ一方、ルチル結晶構造を持つTiO膜は約90〜170程度の非常に大きい相対誘電率を持つ。特に、正方晶結晶に属するルチル結晶構造のTiO膜は、短軸であるa軸に沿っては約90程度の相対誘電率を示すが、長軸であるc軸に沿っては約170程度までの顕著に高い相対誘電率を表す。しかし、このようなルチル結晶構造を持つTiO膜は少なくとも700℃以上の高温でのみ形成されるために、従来にはルチル結晶構造を持つTiO膜を形成する間に、トランジスタ、絶縁膜及び配線のような下部構造物と、特にRuからなる下部電極が熱的に損傷されるという問題点がある。
しかし、本発明によれば、RuO前処理膜146がルチル結晶構造を持っているので、その上に形成されるTiO誘電膜150もその結晶構造によってルチル結晶構造に形成される。したがって、400℃以下の低温、例えば、200〜300℃程度の低温でもルチル結晶構造を持つTiO誘電膜150を形成できる。本発明では、このように低温でルチル結晶構造を持つTiO誘電膜150を形成することによって、下部構造物の劣化なしにキャパシタ工程を進行できる。また、大きい誘電率を期待することができる。
本発明では、このようにTiO誘電膜150を形成しつつ、またTiO誘電膜150に不純物をドーピングする。不純物ドーピングは漏れ電流特性の低下を補償する。しかし、不純物ドーピングによってTiO誘電膜150の誘電率が減少しうる。したがって、適正なドーピング濃度を決定して最適化せねばならない。本発明者の実験結果、ドーピングする不純物はAl及びHfのうち選択された少なくともいずれか一つ、ドーピング濃度は0.1〜10at%であることが望ましい。at%の基準はTiの原子量である。さらに望ましくは、0.1−5at%にドーピングして誘電率減少を最小化しつつ漏れ電流を改善する。TiO誘電膜150にAl及びHfのうち選択された少なくともいずれか一つを0.1at%以下にドーピングする時には、ドーピングによる効果が微小である。10at%以上にドーピングする時には、漏れ電流改善の効果より誘電率減少の影響が大きい。
Al及びHfのうち選択された少なくともいずれか一つをドーピングするためには、TiO誘電膜150を形成する間にAl及びHfのうち選択された少なくともいずれか一つを含む不純物ソースを気相で導入する方法を利用するか、TiO誘電膜150上にAl及びHfのうち選択された少なくともいずれか一つを含む不純物ソース膜を蒸着した後、TiO誘電膜150中へ拡散させる方法を利用できる。
例えば、AlをドーピングするためにTiO誘電膜150を形成する間に、TMA(trimethyl aluminum,Al(CH)のようにAlを含む不純物ソースを気相で導入する。また、HfをドーピングするためにTiO誘電膜150を形成する間に、TEMAHf(tetra ethyl methyl amino hafnium,Hf[N(C)CH)、TDMAHf(tetra dimethyl amino hafnium,Hf[N(CH)、TDEAHf(tetra diethyl amino hafnium,Hf[N(C)、HfClまたはNOH(Hf([N(CH)(C)][OC(CH])のようにHfを含む不純物ソースを気相で導入する。またはAlをドーピングするためにTiO誘電膜150を形成した後、その上にAl膜のようにAlを含む膜を蒸着した後、TiO誘電膜150中へAlを拡散させる。HfをドーピングするためにTiO誘電膜150を形成した後、その上にHfO膜のようにHfを含む膜を蒸着した後、TiO誘電膜150中へHfを拡散させる。TiO誘電膜150の厚さによって不純物ソース膜の厚さも変わらねばならないが、前記のドーピング濃度を満足させるために通常的に不純物ソース膜の厚さは1nm内外とすることができる。また、この程度の厚さを持つ不純物ソース膜は、TiO誘電膜150中へいずれも拡散して均一に広がるために、TiO誘電膜150上に積層した不純物ソース膜が残ることはほとんどない。不純物ソース膜の蒸着もALDによることができる。
気相の不純物ソースは、図10に示したように、Ti前駆体供給工程(S1)サイクルと別個に導入してパージするか、図9に示したTi前駆体の供給工程(S1)サイクルに含めて導入する。
図10を参照すれば、TiO誘電膜150にAl及びHfのうち選択された少なくともいずれか一つをドーピングするために、反応室内へTi前駆体を供給する工程(S1)、反応室内のTi前駆体をパージする工程(S2)、反応室内へ酸化剤を供給する工程(S3)及び反応室内の酸化剤をパージする工程(S4)からなるTiO蒸着サイクルをn回(n≧1)反復した後、反応室内へAl及びHfのうち選択された少なくともいずれか一つを含む不純物ソースを供給する工程(S5)、反応室内の不純物ソースをパージする工程(S6)、反応室内へ酸化剤を供給する工程(S7)、及び反応室内の酸化剤をパージする工程(S8)を含むドーピングサイクルを1回行い、このようなTiO蒸着サイクル及びドーピングサイクルからなるサイクルを数回反復する。ドーピングサイクルのうち、図10のフローチャートで括弧で表示した部分である、反応室内へ酸化剤を供給する工程(S7)及び反応室内の酸化剤をパージする工程(S8)は省略してもよい。または、ドーピングサイクル直前の酸化剤供給(S3)と酸化剤パージ工程(S4)とを省略してもよい。Ti前駆体の供給時間対不純物ソースの供給時間の比率を高くするほどTiO誘電膜150中の不純物濃度が増大する。
このような方法を利用して適正な量の不純物をドーピングすることで、TiO誘電膜150の誘電率減少を最小化しつつ漏れ電流を大きく改善し、後述する実験例から分かるように、等価酸化膜の厚さ0.7nm以下の誘電膜を形成できる。
TiO誘電膜150を形成した後には、その電気的特性が改善されるように、後熱処理(annealing)する工程をさらに行ってもよい。例えば、TiO誘電膜150が形成された結果物を酸素(O)と窒素(N)が含まれたガス雰囲気で熱処理できる。後熱処理温度を500℃以下に維持する。この程度の温度は、下部構造物及びRu下部電極140aの構造的安定性を阻害しない。後熱処理時間は30分以内とすることができる。
次いで、図8に示したように、TiO誘電膜150上に上部電極160を形成する。上部電極160は貴金属、耐熱金属、耐熱金属窒化物または導電性酸化物で形成する。貴金属はRu、PtまたはIrであり、耐熱金属窒化物はTiN、TaNまたはWNであり、導電性酸化物はRuO、IrOまたはSrRuOでありうる。
以上、説明したように、本発明によるキャパシタ製造方法でTiO誘電膜150はRuO前処理膜146の結晶構造によって形成されるので、200〜300℃の低温でも形成でき、ルチル結晶構造を持つために高誘電率を持つ。また、TiO誘電膜150に不純物をドーピングすることで、誘電率減少を最小化しつつ漏れ電流を大きく改善できる。
〔第3実施例〕
図11及び図12は、本発明の第3実施例による半導体素子のキャパシタ製造方法のうちTiO誘電膜形成工程のフローチャートである。
前述した第2実施例では、RuO前処理膜146をまず形成した後にTiO誘電膜150を形成する例を説明した。しかし、TiO誘電膜150を形成する間、換言すれば、TiO誘電膜150の形成をまず始めた後、誘電膜形成を完了する前にRuO前処理膜146を形成してもよく、この時、RuO前処理膜146を形成するためにTiO誘電膜150を形成する間に酸化剤としてオゾンガスを使用する。以下では、このような方法の実施例について説明する。
まず、図5を参照して説明した工程まで進む。その後、キャッピング膜145とモールド酸化膜パターン130aをウェットエッチングで除去してRu下部電極140a表面を露出させる。
その後、半導体基板100を反応室内へ引入し、図11または図12のようなフローチャートによってTiO誘電膜150の形成を始める。RuO前処理膜146を形成するためには、TiO誘電膜150を形成する間に酸化剤としてオゾンガスを使用することが特徴である。
まず図11を参照すれば、反応室内へTi前駆体を供給し(工程S11)、反応室内のTi前駆体をパージした後(工程S12)、反応室内へオゾンガスを供給し(工程S13)、反応室内のオゾンガスをパージする(工程S14)。このような工程S11ないしs14からなるTiO蒸着サイクルを数回反復するALDによって図7と共にTiO誘電膜150を形成する。この時、使われるオゾンガスは100〜500g/m、例えば400g/mの濃度とするが、オゾンガスは、TiO誘電膜150を侵入してRu下部電極140aの表面を酸化させることができる。したがって、TiO誘電膜150を形成すると同時にRu下部電極140aの表面にRuO前処理膜146を形成する。この時にも、RuO前処理膜146の厚さは5nm以下であることが望ましい。特に、このようにRuO前処理膜146が形成される場合、Ru下部電極140aの粗度の増大が抑制される長所と工程単純化の長所とがある。
それ以外に、TiO誘電膜150を形成する方法、特に不純物ドーピングに関しては、図9及び図10を参照して説明したような第2実施例の説明をそのまま援用できる。図12は、TiO誘電膜150の形成をまず始めた後、誘電膜形成を完了する前にRuO前処理膜146を形成する本実施例でTiO誘電膜150に不純物をドーピングする例を示すものであって、図10のフローチャートと類似しているが、酸化剤として特にオゾンガスを使用することが分かる。
本実施例による特有の効果は、RuO前処理膜146の形成工程を別途に進行するものではなく、TiO誘電膜150の形成時に酸化剤としてオゾンガスを使用することにより、TiO誘電膜150を形成する間に形成できて簡単であるということである。
本発明に関するさらに詳細な内容は、次の具体的な実験例を通じて説明し、ここに記載されていない内容は、当業者ならば十分に技術的に類推できるものであるので、説明を省略する。また、次の実験例は本発明を制限しようとするものではない。
<実験例1>
本発明の第3実施例、すなわち、TiO誘電膜を形成する間にRuO前処理膜を形成する例によってTiO誘電膜を形成した。しかし、TiO誘電膜に不純物ドーピングは施さなかった。具体的に、Ru下部電極上にトラベリング・ウェーブ方式の原子層蒸着装備を利用して、250℃の温度でTTIPとオゾンガスを使用してTiO誘電膜を形成した。TiO誘電膜は、400℃の温度及びN(95%)/O(5%)雰囲気で後熱処理した。
図13は、このように形成したAlをドーピングしていないTiO誘電膜の物理的厚さ変化による等価酸化膜(Toxeq)の厚さ変化を示すグラフである。グラフの勾配からTiO誘電膜の誘電率が100に該当するということが分かる。
前述したように、TiO誘電膜の結晶構造がアナターゼである時に相対誘電率は30〜40程度である。TiO誘電膜がルチル結晶構造である時、短軸であるa軸に沿っては約90程度の相対誘電率を、長軸であるc軸に沿っては約170程度の相対誘電率を表す。本実験例ではTiO誘電膜の誘電率が100程度であるため、250℃の低温であるもののルチル結晶構造のTiO誘電膜を形成したことが分かる。これはTiO誘電膜を形成する間にオゾンガスの酸化作用によりRu下部電極の表面が酸化されてRuO前処理膜を形成したためである。また、このように形成したTiO誘電膜の誘電率が90と170との間にあるので、ルチル結晶構造がランダムに配列されたものであることが分かる。
<実験例2>
図14は、本発明の第3実施例によってTiO誘電膜を形成した場合、TiO誘電膜のX線回折(X−Ray Diffraction:XRD)分析資料を示す図面であり、図15は、Ru下部電極とTiO誘電膜間の界面のX線光電子分散(X−ray Phtoemission Spectroscopy、XPS)スペクトル資料を示す図面である。図14に示したように、本発明によってRu電極上にオゾンガスを利用する原子層蒸着工程で形成したTiO誘電膜の結晶構造はルチルである。これは、図15に示すように、オゾンガスを利用する原子層蒸着工程でTiO誘電膜を形成する場合、Ru電極の表面が薄いRuOに変換されたためである。
<実験例3>
図16は、AlがドーピングされたTiO誘電膜とドーピングされていないTiO誘電膜との漏れ電流−電圧(J−V)グラフである。本実験の場合、上部電極として電子源蒸発法で蒸着した白金を使用した。■は、AlでドーピングされたTiO誘電膜の場合であり、●は、ドーピングされていないTiO誘電膜の場合である。前述したように、本発明で実施する誘電膜の不純物ドーピングは漏れ電流特性低下を補償する。しかし、TiO誘電膜の誘電率を低減させる。したがって、適正なドーピング濃度を決定せねばならない。本発明者の実験結果、不純物がAlである場合、適正なドーピング濃度は0.1〜10at%である。
図16を参照すれば、Alを適正量のTiO誘電膜にドーピングした時、ドーピングしていない誘電膜に比べて等価酸化膜の厚さはさらに薄いが、漏れ電流が0.5〜1V領域で非常に小さいことを示す。図面に提示していないが、Alをドーピングする場合に誘電損失またAl混入により低減する効果もある。実験結果、AlをドーピングしていないTiO誘電膜の誘電損失は2%程であったが、AlをドーピングしたTiO誘電膜の場合に誘電損失は0.5%に大きく低減した。
図17は、最適化された濃度にAlドーピングされたTiO誘電膜の物理的厚さ変化による等価酸化膜の厚さ変化を示すグラフである。グラフの勾配から誘電膜の誘電率が50程度であり、得られる最小等価酸化膜の厚さが約0.4nmであることが分かる。
図18は、最適化された濃度にAlドーピングされたTiO誘電膜の漏れ電流−電圧(J−V)グラフである。約0.62nm程度の等価酸化膜の厚さでDRAMキャパシタで要求される5X10−7A/cm@0.8V以下の漏れ電流が維持されることを示している。
図19は、AlがドーピングされたTiO誘電膜とドーピングされていないTiO誘電膜の等価酸化膜の厚さによる漏れ電流グラフである。●は、AlでドーピングされたTiO誘電膜の場合であり、▲は、ドーピングされていないTiO誘電膜の場合である。図19を参照すれば、1X10−2A/cm@0.8V以下の漏れ電流条件によるならば、本発明のようなAlドーピングされたTiO誘電膜では等価酸化膜の厚さを5Åまで薄くすることができる。等価酸化膜の厚さを6Åとするならば、本発明のようなAlドーピングされたTiO誘電膜では1X10−7A/cm@0.8V以下の漏れ電流条件を満足させることができる。
以上の図17ないし図19を参照すれば、図13のように不純物をドーピングしていないTiO誘電膜に比べて誘電率は低減するが、DRAMキャパシタで要求される誘電率、漏れ電流及び等価酸化膜が得られることが分かる。
<実験例4>
不純物としてAlをドーピングする場合とHfをドーピングする場合とを比較してみた。Alは、TiO誘電膜を形成する間にAlを含む不純物ソースを気相で供給してドーピングし、Hfは、TiO誘電膜上にHfO膜をALDで蒸着して拡散させてドーピングした。
図20は、AlがドーピングされたTiO誘電膜とHfがドーピングされたTiO誘電膜との等価酸化膜の厚さによる漏れ電流グラフである。
図面で■、●、▲は、AlでドーピングされたTiO誘電膜の場合であり、□は、HfがドーピングされたTiO誘電膜の場合である。そして、■は、TiO蒸着サイクルを120回、Alドーピングサイクルを1回行った場合であり、●は、TiO蒸着サイクルを90回、Alドーピングサイクルを1回行った場合であり、▲は、TiO蒸着サイクルを60回、Alドーピングサイクルを1回行った場合である。□で表したデータは、TiO蒸着サイクル175、250、300、350回に対してHfO蒸着サイクルをそれぞれ5回行って得た(これは、TiO誘電膜を約8〜10nm蒸着し、その上にHfOを約0.5nm蒸着したことに該当する)。
図20を参照すれば、HfがドーピングされたTiO誘電膜の場合が、AlがドーピングされたTiO誘電膜の場合より同じ等価酸化膜の厚さで漏れ電流が同一、または5倍程度少ない。特に、等価酸化膜6Å以下の部分でHfがドーピングされたTiO誘電膜の漏れ電流がさらに少ないことが分かる。
図21は、等価酸化膜の厚さが6Åで同じである、AlがドーピングされたTiO誘電膜とHfがドーピングされたTiO誘電膜、そして不純物がドーピングされていないTiO誘電膜の漏れ電流−電圧(J−V)グラフである。
図面で、■は、HfがドーピングされたTiO誘電膜に係り、TiO蒸着サイクル250回に対してHfO蒸着サイクルを5回行った場合であり、▲は、AlがドーピングされたTiO誘電膜に係り、TiO蒸着サイクルを60回、Alドーピングサイクルを1回行った場合であり、★は、不純物がドーピングされていないTiO誘電膜の場合である。
図21を参照すれば、1V以下の低い電圧の印加時、HfがドーピングされたTiO誘電膜の漏れ電流が最も少ないことが分かる。
<実験例5>
図22は、蒸着された状態(as−deposited)のAlドーピングされたTiO誘電膜、AlドーピングされたTiO誘電膜をN/O雰囲気で後熱処理した場合、及びAlドーピングされたTiO誘電膜をO処理した場合の等価酸化膜の厚さ及び誘電率を示す図面である。図面で、■は、等価酸化膜の厚さを、□は、誘電率を表す。図22を見れば、後熱処理したAlドーピングされたTiO誘電膜の場合が最も等価酸化膜の厚さが薄くて誘電率が大きいことが分かる。したがって、誘電膜蒸着後に後熱処理することが望ましいということが分かる。
図23は、蒸着された状態のAlドーピングされたTiO誘電膜、後熱処理したAlドーピングされたTiO誘電膜及びO処理したAlドーピングされたTiO誘電膜の漏れ電流−電圧(J−V)グラフである。グラフで、■は、蒸着された状態のAlドーピングされたTiO誘電膜、中にエックス表示がある四角は、後熱処理(または、アニーリング)したAlドーピングされたTiO誘電膜、点線で描いた四角は、O処理したAlドーピングされたTiO誘電膜の結果をそれぞれ表す。
図23を見れば、後熱処理したAlドーピングされたTiO誘電膜の場合が最も漏れ電流が少ないということが分かる。したがって、この結果でも誘電膜蒸着後に後熱処理することが望ましいということが分かる。
<実験例6>
本発明の第2実施例、すなわち、RuO前処理膜をまず形成した後、TiO誘電膜を形成する例によってTiO誘電膜を形成して試片を用意した。具体的に、RuO前処理膜を形成するために、Ru下部電極をオゾンガスで250℃の温度で約15秒間熱処理した。その後、RuO前処理膜上にALDによって約27nm厚さのTiO誘電膜を形成した。この時、酸化剤で水蒸気を使用した。
このようにオゾンガスで前処理して形成したRuO前処理膜上に形成されたTiO誘電膜と比較するために、オゾンガスによる前処理なしに酸化剤として水蒸気を使用するALDによって、Ru下部電極上に直接TiO誘電膜を形成した比較用試片も用意した。
本発明による試片と比較用試片とのTiO誘電膜の結晶構造を把握するためにXRD分析を行った。この場合、TiO誘電膜が薄くてXRDではTiOに該当するピークを探すことが困難であった。したがって、傾斜角XRD(Glancing Angle XRD:GAXRD)分析を実施した。
図24は、本発明の第2実施例によってオゾンガスで前処理して形成したRuO前処理膜上にTiO誘電膜を形成した場合と、オゾンガスによる前処理なしに酸化剤として水蒸気を使用するALDによって、Ru下部電極上に直接TiO誘電膜を形成した比較用試片のGAXRD分析資料を示す図面である。図24で、上方のグラフは比較用試片に関するものであり、下方のグラフは本発明による試片に関するものである。
オゾンガスによる前処理なしに酸化剤で水蒸気を使用するALDによって、Ru下部電極上に直接TiO誘電膜を形成した比較用試片(上方のグラフ)の場合、アナターゼに該当する(101)及び(200)ピークを示す。本発明によってオゾンガスで前処理して形成したRuO前処理膜上にTiO誘電膜を形成した試片(下方のグラフ)の場合、ルチル(110)及び(101)を示す。
このような結果から、Ru下部電極をオゾンガスで前処理するならば、酸化剤として水蒸気を使用するALDによってもルチル結晶構造を持つTiO誘電膜を形成できるということが分かる。
<実験例7>
実験例6のように、本発明の第2実施例によってオゾンガスで前処理して形成したRuO前処理膜上に、酸化剤で水蒸気を使用するALDによってTiO誘電膜を形成した第1試片、そして、これと比較するためにオゾンガスによる前処理なしに酸化剤として水蒸気を使用するALDによって、Ru下部電極上に直接TiO誘電膜を形成した比較用試片を用意し、本発明の第3実施例によってRuO前処理膜を先ず形成する代わり、酸化剤としてオゾンガスを使用するALDによってTiO誘電膜を形成する間にRuO前処理膜を形成した第2試片も用意した。
図25は、それぞれの方法によるTiO誘電膜の物理的厚さ変化による等価酸化膜の厚さ変化を示すグラフである。グラフで○は、第1試片の結果であり、●は、比較用試片の結果であり、■は、第2試片の結果である。
図25を参照すれば、第1試片と第2試片の場合に誘電率は約83程度であり、比較用試片の場合に誘電率は約37程度である。したがって、本発明の第2実施例や第3実施例によってTiO誘電膜を形成する場合にルチル結晶構造を持つことが確認できる。
<実験例8>
前の実施例で説明したように、本発明による半導体素子のキャパシタはシリンダー型、コンケーブ型またはスタック型のような3次元下部電極の構造を持つことができる。3次元下部電極上に形成する誘電膜も3次元構造を持つが、一般的に薄膜の蒸着方法によって3次元構造の上面、側面及び底面に形成される薄膜の厚さ及び結晶構造、電気的性質が相異なって不均一になる。薄膜の厚さが不均一ならば薄膜の物性も影響を受ける恐れがある。しかし、本発明による方法によれば、3次元構造に均一な厚さに蒸着されたTiO誘電膜を得ることができるが、本実験例ではその結果を示す。
図26は、本実験例で用意したサンプルの模式的な断面図である。
前の実施例で説明したように、モールド酸化膜をエッチングしてホール135を形成し、ホール135及びモールド酸化膜パターン130aの段差に沿ってRu膜140、RuO前処理膜146、TiO誘電膜150及び上部電極160を順に形成する。各要素の形成方法は前の実施例による。この時、比較の目的で一部サンプルのTiO誘電膜150は不純物ドーピングを施せず、他の一部サンプルのTiO誘電膜150に対してはAlドーピングを施した(図示の便宜上、ホール135の側面を直線で示したが、ホール135をボッシュ方法により形成する場合には、ホール135の側面がしわが寄る形態となる。)。
ホール135の上面(正確にはモールド酸化膜パターン130aの上面)、側面及び底面に形成されたTiO誘電膜150の誘電的な性質をそれぞれ測定することは困難である。したがって、本実施例では、ホール135の大きさ及びホール135間の間隔を異ならせていろいろな種類のサンプルを作り、ホール135アレイの幾何による予想静電容量と実測静電容量とを比較した。予想静電容量は、モールド酸化膜パターン130aの上面に形成されたTiO誘電膜150の厚さと誘電定数を測定し、ホール135の側面及び底面にもこの厚さと誘電定数を維持しつつTiO誘電膜150が形成されると仮定し、ホール135アレイの幾何によって計算した総面積を利用して計算する。
図27は、ドーピングされていないTiO誘電膜に対して、TiO誘電膜が蒸着されるホール間隔による静電容量をホールのサイズ別に示すグラフである。
ホール135の直径/深さが0.8/4.6μmのサンプル及び1.0/6.2μmのサンプルを用意した。隣接するホール135間の間隔は0.5μmから4μmまで変化させた。全体ホール135アレイの面積は100X100μmであり、ドーピングされていないTiO誘電膜を形成した。電気的コンタクトのために各アレイにアレイと同じ面積のコンタクトパッドを付着した。
図28は、AlドーピングされたTiO誘電膜に対して、TiO誘電膜が蒸着されるホール間隔による静電容量をホールのサイズ別に示すグラフである。
ホール135の直径/深さが0.8/7.5μmのサンプル及び1.0/8.3μmのサンプルを用意した。隣接するホール135間の間隔は0.5μmから4μmまで変化させた。全体ホール135アレイの面積は50X50μmであり、AlドーピングされたTiO誘電膜を形成した。電気的コンタクトのために各アレイにアレイと同じ面積のコンタクトパッドを付着した。
図27及び図28のグラフで、■は、ホールのサイズが0.8μmの時であり、●は、ホールのサイズが1.0μmの時である。また、□と○とは、ホールアレイの幾何による予想静電容量であり、■と●とは、実測静電容量である。
図27及び図28を参照すれば、ホールのサイズが変わっても、そして、Alドーピング如何に関係なく予想静電容量と実測静電容量とがほぼ一致することが分かる。予想静電容量は、TiO誘電膜の厚さ及び誘電性質が位置によって変わらずに一定であるという仮定下に得た値であるので、このような予想静電容量と実測静電容量とがほぼ一致するということは、本発明によってTiO誘電膜を形成すれば、3次元構造の上面、側面及び底面に関係なく実際に均一な厚さと誘電性質を得られるということを示す。したがって、本発明による半導体素子のキャパシタ及びその製造方法は、均一な誘電膜の厚さが要求され、数十ギガ級以上の保存容量が要求される50級DRAMに十分に適用可能である。
前述したように、本発明の望ましい実施例を参照して説明したが、当業者ならば特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させうるということが理解できる。
本発明による半導体素子のキャパシタ及びその製造方法は、数十ギガ級以上の保存容量が要求される50nm級DRAMに十分に適用可能である。
本発明の第1実施例による半導体素子のキャパシタを説明するための断面図である。 本発明の第2実施例による半導体素子のキャパシタ製造方法を説明するための断面図である。 本発明の第2実施例による半導体素子のキャパシタ製造方法を説明するための断面図である。 本発明の第2実施例による半導体素子のキャパシタ製造方法を説明するための断面図である。 本発明の第2実施例による半導体素子のキャパシタ製造方法を説明するための断面図である。 本発明の第2実施例による半導体素子のキャパシタ製造方法を説明するための断面図である。 本発明の第2実施例による半導体素子のキャパシタ製造方法を説明するための断面図である。 本発明の第2実施例による半導体素子のキャパシタ製造方法を説明するための断面図である。 本発明の第2実施例による半導体素子のキャパシタ製造方法のうちTiO誘電膜形成工程のフローチャートである。 本発明の第2実施例による半導体素子のキャパシタ製造方法のうちTiO誘電膜形成工程のフローチャートである。 本発明の第3実施例による半導体素子のキャパシタ製造方法のうちTiO誘電膜形成工程のフローチャートである。 本発明の第3実施例による半導体素子のキャパシタ製造方法のうちTiO誘電膜形成工程のフローチャートである。 AlをドーピングしていないTiO誘電膜の物理的厚さ変化による等価酸化膜の厚さ変化を示すグラフである。 本発明の第3実施例によってTiO誘電膜を形成した場合、TiO誘電膜のXRD分析資料を示す図面である。 本発明の第3実施例によってTiO誘電膜を形成した場合、Ru電極とTiO誘電膜との間界面のXPSスペクトル資料を示す図面である。 AlがドーピングされたTiO誘電膜とドーピングされていないTiO誘電膜との漏れ電流−電圧(J−V)グラフである。 最適化されたドーピング濃度でAlドーピングされたTiO誘電膜の物理的厚さ変化による等価酸化膜の厚さ変化を示すグラフである。 最適化されたドーピング濃度でAlドーピングされたTiO誘電膜の漏れ電流−電圧(J−V)グラフである。 AlがドーピングされたTiO誘電膜とドーピングされていないTiO誘電膜との等価酸化膜の厚さによる漏れ電流グラフである。 AlがドーピングされたTiO誘電膜とHfがドーピングされたTiO誘電膜との等価酸化膜の厚さによる漏れ電流グラフである。 等価酸化膜の厚さが6Åで同一である、AlがドーピングされたTiO誘電膜とHfがドーピングされたTiO誘電膜、そして不純物がドーピングされていないTiO誘電膜の漏れ電流−電圧(J−V)グラフである。 蒸着された状態のAlドーピングされたTiO誘電膜、後熱処理したAlドーピングされたTiO誘電膜及びO処理したAlドーピングされたTiO誘電膜の等価酸化膜の厚さ及び誘電率を示す図面である。 蒸着された状態のAlドーピングされたTiO誘電膜、後熱処理したAlドーピングされたTiO誘電膜及びO処理したAlドーピングされたTiO誘電膜の漏れ電流−電圧(J−V)グラフである。 本発明の第2実施例によってオゾンガスで前処理して形成したRuO前処理膜上にTiO誘電膜を形成した場合と、オゾンガスによる前処理なしにRu下部電極上に直接TiO誘電膜を形成した場合との試片のGAXRD分析資料を示す図面である。 多様な蒸着方法によるTiO誘電膜の物理的厚さ変化による等価酸化膜の厚さ変化を示すグラフである。 本発明による実験例で設けたサンプルの模式的な断面図である。 ドーピングされていないTiO誘電膜に対して、TiO誘電膜が蒸着されるホール間隔による静電容量をホールのサイズ別に示すグラフである。 AlドーピングされたTiO誘電膜に対して、TiO誘電膜が蒸着されるホール間隔による静電容量をホールのサイズ別に示すグラフである。
符号の説明
100 半導体基板
105 不純物領域
110 下部絶縁膜
115 コンタクトプラグ
120a エッチング停止膜パターン
140a Ru下部電極
146 RuO前処理膜
150 TiO誘電膜
160 上部電極

Claims (22)

  1. 半導体基板に形成されたRu下部電極と、
    前記Ru下部電極が酸化されて形成されたものであって、ルチル結晶構造を持つRuO前処理膜と、
    前記RuO前処理膜の結晶構造によってルチル結晶構造に形成され、不純物でドーピングされたTiO誘電膜と、
    前記TiO誘電膜上に形成された上部電極と、
    を備える半導体素子のキャパシタであって、
    前記不純物は、Al及びHfのうち選択された少なくともいずれか一つであり、0.1〜10at%ドーピングされていることを特徴とする半導体素子のキャパシタ
  2. 前記RuO前処理膜の厚さは、5nm以下であることを特徴とする請求項1に記載の半導体素子のキャパシタ。
  3. 前記上部電極は、貴金属、耐熱金属、耐熱金属窒化物または導電性酸化物であることを特徴とする請求項1または2に記載の半導体素子のキャパシタ。
  4. 前記貴金属はRu、PtまたはIrであり、前記耐熱金属窒化物はTiN、TaNまたはWNであり、前記導電性酸化物はRuO、IrOまたはSrRuOであることを特徴とする請求項に記載の半導体素子のキャパシタ。
  5. 半導体基板にRu下部電極を形成する工程と、
    前記Ru下部電極の表面を酸化させてルチル結晶構造を持つRuO前処理膜を形成する工程と、
    前記RuO前処理膜上に前記前処理膜の結晶構造によってルチル結晶構造にTiO誘電膜を形成しつつ前記TiO誘電膜に不純物をドーピングする工程であって、前記不純物は、Al及びHfのうち選択された少なくともいずれか一つであり、0.1−10at%ドーピングされる工程と、
    前記TiO誘電膜上に上部電極を形成する工程と、
    を含む半導体素子のキャパシタ製造方法。
  6. 前記RuO前処理膜の厚さは、5nm以下であることを特徴とする請求項に記載の半導体素子のキャパシタ製造方法。
  7. 前記上部電極は、貴金属、耐熱金属、耐熱金属窒化物または導電性酸化物であることを特徴とする請求項5または6に記載の半導体素子のキャパシタ製造方法。
  8. 前記貴金属はRu、PtまたはIrであり、前記耐熱金属窒化物はTiN、TaNまたはWNであり、前記導電性酸化物はRuO、IrOまたはSrRuOであることを特徴とする請求項に記載の半導体素子のキャパシタ製造方法。
  9. 前記RuO前処理膜を先ず形成した後に前記TiO誘電膜の形成を開始するか、前記TiO誘電膜を形成する間に前記RuO前処理膜を形成することを特徴とする請求項に記載の半導体素子のキャパシタ製造方法。
  10. 前記Ru下部電極は、プラズマを利用した原子層蒸着方法または化学気相蒸着方法を利用して形成することを特徴とする請求項に記載の半導体素子のキャパシタ製造方法。
  11. 前記RuO前処理膜を形成するために、前記TiO誘電膜の形成開始前に前記Ru下部電極をオゾンガスで熱処理することを特徴とする請求項に記載の半導体素子のキャパシタ製造方法。
  12. 前記RuO前処理膜を形成するために、前記TiO誘電膜を形成する間に酸化剤としてオゾンガスを使用することを特徴とする請求項に記載の半導体素子のキャパシタ製造方法。
  13. 前記RuO前処理膜を形成する工程と前記TiO誘電膜を形成する工程とはインサイチュで行われ、
    前記半導体基板を反応室内へ引入する工程と、
    前記反応室内へオゾンガスを流入させて前記Ru下部電極の表面を酸化させることによってRuO前処理膜を形成する工程と、
    前記反応室内へTi前駆体を供給する工程、前記反応室内のTi前駆体をパージする工程、前記反応室内へ酸化剤を供給する工程及び前記反応室内の酸化剤をパージする工程からなるTiO蒸着サイクルを数回反復する原子層蒸着方法によってTiO誘電膜を形成する工程と、
    を含むことを特徴とする請求項に記載の半導体素子のキャパシタ製造方法。
  14. 前記酸化剤は、オゾンガス、水蒸気または酸素プラズマであることを特徴とする請求項13に記載の半導体素子のキャパシタ製造方法。
  15. 前記RuO前処理膜を形成する工程と前記TiO誘電膜を形成する工程とはインサイチュで行われ、
    前記半導体基板を反応室内へ引入する工程と、
    前記反応室内へTi前駆体を供給する工程、前記反応室内のTi前駆体をパージする工程、前記反応室内へオゾンガスを供給する工程及び前記反応室内のオゾンガスをパージする工程からなるTiO蒸着サイクルを数回反復する原子層蒸着方法によってTiO誘電膜を形成すると同時に、前記オゾンガスを利用して前記Ru下部電極の表面を酸化させることによってRuO前処理膜を形成する工程と、
    を含むことを特徴とする請求項に記載の半導体素子のキャパシタ製造方法。
  16. 前記TiO誘電膜を形成した後、後熱処理する工程をさらに含み、前記TiO誘電膜を形成する温度と前記後熱処理温度とをそれぞれ400℃以下及び500℃以下に維持することを特徴とする請求項13または15に記載の半導体素子のキャパシタ製造方法。
  17. 前記不純物は、Al及びHfのうち選択された少なくともいずれか一つであり、0.1−10at%にドーピングすることを特徴とする請求項13または15に記載の半導体素子のキャパシタ製造方法。
  18. 前記Al及びHfのうち選択された少なくともいずれか一つをドーピングするために、前記TiO誘電膜を形成する間にAl及びHfのうち選択された少なくともいずれか一つを含む不純物ソースを気相で導入することを特徴とする請求項17に記載の半導体素子のキャパシタ製造方法。
  19. 前記不純物ソースは、前記Ti前駆体供給工程と別途に導入するか、Ti前駆体の供給工程に含めて導入することを特徴とする請求項18に記載の半導体素子のキャパシタ製造方法。
  20. 前記Al及びHfのうち選択された少なくともいずれか一つをドーピングするために、
    前記反応室内へTi前駆体を供給する工程、前記反応室内のTi前駆体をパージする工程、前記反応室内へ酸化剤を供給する工程及び前記反応室内の酸化剤をパージする工程からなるTiO蒸着サイクルをn回(n≧1)反復した後、
    前記反応室内へAl及びHfのうち選択された少なくともいずれか一つを含む不純物ソースを供給する工程と、
    前記反応室内の不純物ソースをパージする工程と、を含むドーピングサイクルを行い、
    前記TiO蒸着サイクルとドーピングサイクルとからなるサイクルを数回反復することを特徴とする請求項13に記載の半導体素子のキャパシタ製造方法。
  21. 前記ドーピングサイクルは、
    前記反応室内の不純物ソースをパージする工程後に、
    前記反応室内へ酸化剤を供給する工程と、
    前記反応室内の酸化剤をパージする工程と、
    をさらに含むことを特徴とする請求項20に記載の半導体素子のキャパシタ製造方法。
  22. 前記Al及びHfのうち選択された少なくともいずれか一つをドーピングするために、前記TiO誘電膜上にAl及びHfのうち選択された少なくともいずれか一つを含む不純物ソース膜を蒸着した後、前記TiO誘電膜中へ拡散させることを特徴とする請求項17に記載の半導体素子のキャパシタ製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5608315B2 (ja) * 2007-12-03 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル キャパシタ用電極及びその製造方法、キャパシタ
JP2009260151A (ja) * 2008-04-18 2009-11-05 Tokyo Electron Ltd 金属ドープ層の形成方法、成膜装置及び記憶媒体
JP2009283850A (ja) * 2008-05-26 2009-12-03 Elpida Memory Inc キャパシタ用絶縁膜及びその形成方法、並びにキャパシタ及び半導体装置
JP5275746B2 (ja) * 2008-10-22 2013-08-28 株式会社日立製作所 圧電素子
JP5647792B2 (ja) 2009-04-01 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. キャパシタ用容量絶縁膜の製造方法
JP5460775B2 (ja) * 2009-07-31 2014-04-02 株式会社日立国際電気 半導体デバイスの製造方法、半導体デバイス及び基板処理装置
JP5385723B2 (ja) * 2009-08-21 2014-01-08 株式会社日立国際電気 半導体装置の製造方法及び半導体装置
JP5587716B2 (ja) * 2010-09-27 2014-09-10 マイクロンメモリジャパン株式会社 半導体装置及びその製造方法、並びに吸着サイト・ブロッキング原子層堆積法
EP2434529B1 (en) * 2010-09-28 2020-02-12 IMEC vzw Metal-insulator-metal capacitor for use in semiconductor devices and manufacuring method therfor
US8609553B2 (en) 2011-02-07 2013-12-17 Micron Technology, Inc. Methods of forming rutile titanium dioxide and associated methods of forming semiconductor structures
US8564095B2 (en) 2011-02-07 2013-10-22 Micron Technology, Inc. Capacitors including a rutile titanium dioxide material and semiconductor devices incorporating same
KR20230148398A (ko) * 2018-01-17 2023-10-24 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. 커패시터, 커패시터 제조 방법 및 반도체 장치
KR102559078B1 (ko) * 2020-04-13 2023-07-26 포항공과대학교 산학협력단 루틸 이산화 티탄 층의 제조 방법 및 상기 루틸 이산화 티탄 층을 포함하는 반도체 소자

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148377A (ja) * 1999-09-16 2001-05-29 Samsung Electronics Co Ltd 薄膜形成装置及びこれを用いた半導体素子のキャパシタ形成方法
JP2002368130A (ja) * 2001-06-05 2002-12-20 Hitachi Ltd 半導体装置および薄膜キャパシタ
JP2003163333A (ja) * 2001-09-22 2003-06-06 Hynix Semiconductor Inc キャパシタの製造方法
JP2003318285A (ja) * 2002-04-23 2003-11-07 Hynix Semiconductor Inc 二層誘電体膜構造を有した半導体素子のコンデンサ及びその製造方法
JP2003347295A (ja) * 2002-05-24 2003-12-05 Sekisui Chem Co Ltd 常圧プラズマを用いた酸化ケイ素の連続成膜法
JP2004056142A (ja) * 2002-07-18 2004-02-19 Samsung Electronics Co Ltd 原子層蒸着法を利用した物質形成方法及びこれを利用した半導体装置のキャパシタ形成方法
JP2005166788A (ja) * 2003-12-01 2005-06-23 Elpida Memory Inc 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08253322A (ja) * 1995-03-10 1996-10-01 Res Dev Corp Of Japan 酸化チタン薄膜の製造方法
JP3419974B2 (ja) * 1995-11-14 2003-06-23 ソニー株式会社 強誘電体キャパシタの製造方法
JP3641142B2 (ja) * 1997-12-24 2005-04-20 株式会社東芝 強誘電体メモリ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148377A (ja) * 1999-09-16 2001-05-29 Samsung Electronics Co Ltd 薄膜形成装置及びこれを用いた半導体素子のキャパシタ形成方法
JP2002368130A (ja) * 2001-06-05 2002-12-20 Hitachi Ltd 半導体装置および薄膜キャパシタ
JP2003163333A (ja) * 2001-09-22 2003-06-06 Hynix Semiconductor Inc キャパシタの製造方法
JP2003318285A (ja) * 2002-04-23 2003-11-07 Hynix Semiconductor Inc 二層誘電体膜構造を有した半導体素子のコンデンサ及びその製造方法
JP2003347295A (ja) * 2002-05-24 2003-12-05 Sekisui Chem Co Ltd 常圧プラズマを用いた酸化ケイ素の連続成膜法
JP2004056142A (ja) * 2002-07-18 2004-02-19 Samsung Electronics Co Ltd 原子層蒸着法を利用した物質形成方法及びこれを利用した半導体装置のキャパシタ形成方法
JP2005166788A (ja) * 2003-12-01 2005-06-23 Elpida Memory Inc 半導体装置の製造方法

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