KR20230148398A - 커패시터, 커패시터 제조 방법 및 반도체 장치 - Google Patents

커패시터, 커패시터 제조 방법 및 반도체 장치 Download PDF

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KR20230148398A
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웨이 시아
진구오 쩡
쿠안마오 왕
징솬 양
핑수안 지앙
치안 시에
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Abstract

커패시터 및 그의 제조 방법, 반도체 장치에 관한 것이다. 해당 커패시터는 상부 전극(21), 하부 전극(22) 및 유전체층(23)을 포함하며, 상기 유전체층(23)은 상기 상부 전극(21)과 상기 하부 전극(22) 사이에 설치되고, 상기 상부 전극(21)과 상기 하부 전극(22)은 각각 한 층의 금속층을 포함하되, 상부 전극(21)의 금속층과 하부 전극(22)의 금속층은 재질이 동일하다. 해당 커패시터는 구조가 간단하여 제조 공정 프로세스를 간소화할 수 있고, 이송 과정에서 기판이 공기에 노출되는 횟수를 감소시킬 수 있어 박막 표면의 오염을 어느 정도 감소할 수 있다.

Description

커패시터, 커패시터 제조 방법 및 반도체 장치 {CAPACITOR, MANUFACTURING METHOD OF CAPACITOR, AND SEMICONDUCTOR EQUIPMENT}
본 발명은 반도체 제조 분야에 관한 것으로, 구체적으로 커패시터, 해당 커패시터의 제조 방법 및 반도체 장치에 관한 것이다.
커패시터는 회로에서 가장 기본적인 소자 중의 하나로, 전자 설비 전체에서 매우 중요한 역할을 한다. 반도체 기술의 발전에 따라, 박막 증착 기술은 전자 부품이 나노급 공정 프로세스에 진입하도록 하였고, 커패시터가 마이크로화, 집적화로 발전하는 주요 수단이 되었으며, 일반적으로 마이크로화로 제조된 커패시터를 마이크로 커패시터라 부른다.
현재로서, 종래의 마이크로 커패시터는 일반적으로 상부 금속 전극, 하부 금속 전극 및 양자 사이에 위치하는 유전체층을 포함하며, 여기서 상부 금속 전극은 하부 금속 전극과 근접하는 방향으로 순차로 적층되는 W 필름층과 TiN 필름층을 포함하고; 하부 금속 전극은 상부 금속 전극과 근접하는 방향으로 순차로 적층되는 TiN 필름층, W 필름층과 TiN 필름층을 포함하고; 유전체층은 Al2O3 필름층이다.
상기 커패시터는 실제 응용에 있어서 다음과 같은 문제가 존재한다. 즉:
상기 커패시터는 층수가 비교적 많아 구조가 복잡함으로 인해 제조 공정 프로세스가 복잡해지며, 상기 커패시터를 제조하려면 6 단계의 증착 공정이 필요하다. 또한, 해당 6 단계의 증착 공정에서, TiN 필름층과 W 필름층은 각각 CVD(Chemical Vapor Deposition, 이하에서 CVD로 약칭함) 장치로 제조되고, 유전체층은 ALD(Atomic Layer Deposition, 이하에서 ALD로 약칭함) 장치로 제조되되, 해당 장치들은 서로 독립되어 하나의 진공 이송 시스템 내에 집적될 수 없어, 각각의 독립 장치에서 하나의 공정을 완성한 후, 기판을 다음의 공정에 대응되는 독립 장치로 전달해야 했다. 2개의 독립 장치 사이에서의 기판 전달에 의해, 기판이 공기에 노출되는데, 상기 커패시터의 전체적인 제조 과정에서 기판이 공기에 노출되는 횟수가 총 5회로, 이는 박막을 증착하는 표면에 오염을 일으키게 될 수밖에 없었다.
본 발명은 종래의 기술에 존재하는 상술한 기술적 과제를 해결하기 위한 것으로, 구조가 간단하여 제조 공정 프로세스를 간소화할 수 있고, 이송 과정에서 기판이 공기에 노출되는 횟수를 감소시킬 수 있어 박막 표면의 오염을 어느 정도 감소할 수 있는 커패시터, 커패시터 제조 방법 및 반도체 장치를 제공한다.
상술한 기술적 과제를 해결하기 위해, 본 발명은 상부 전극, 하부 전극 및 상기 상부 전극과 상기 하부 전극 사이에 설치되는 유전체층을 포함하며, 상기 상부 전극과 상기 하부 전극은 각각 한 층의 금속층을 포함하되, 상기 상부 전극의 금속층과 상기 하부 전극의 금속층은 재질이 동일한 커패시터를 제공한다.
바람직하게는, 상기 금속층의 재질은 Al, Au, Ti 또는 Cu를 포함한다.
바람직하게는, 상기 상부 전극과 상기 하부 전극은 각각 물리적 기상 증착 공정을 통해 제조된다.
바람직하게는, 상기 상부 전극과 상기 하부 전극은 두께의 값 범위가 각각 50-500nm이다.
바람직하게는, 상기 상부 전극과 상기 하부 전극은 두께의 값 범위가 각각 100-300nm이다.
바람직하게는, 상기 유전체층은 Al2O3층, TiO2층 또는 HfO4층을 포함한다.
바람직하게는, 상기 유전체층의 두께의 값 범위는 5-15nm이다.
여기서, 상기 커패시터는 고밀도 커패시터이다.
다른 하나의 기술적 방안으로, 본 발명은 나아가 본 발명에서 제공하는 상술한 커패시터를 제조하기 위한 반도체 장치를 제공하고, 상기 반도체 장치는 물리적 기상 증착 챔버, 원자층 증착 챔버와 이송 플랫폼을 포함하며;
상기 물리적 기상 증착 챔버는 커패시터의 상부 전극과 하부 전극을 제조하기 위한 것이고;
상기 원자층 증착 챔버는 상기 커패시터의 유전체층을 제조하기 위한 것이고;
*상기 이송 플랫폼은 상기 물리적 기상 증착 챔버와 상기 원자층 증착 챔버와 각각 연결되어 기판을 이송하기 위한 것이다.
바람직하게는, 상기 반도체 장치는 기판에 대해 탈가스와 어닐링을 수행하기 위한 것으로, 상기 이송 플랫폼과 연결되는 탈가스 챔버를 더 포함한다.
바람직하게는, 상기 반도체 장치는 기판 표면의 이물질을 제거하기 위한 것으로, 상기 이송 플랫폼과 연결되는 예비 세정 챔버를 더 포함한다.
바람직하게는, 상기 물리적 기상 증착 챔버의 수량은 다수 개로, 다수 개의 상기 물리적 기상 증착 챔버는 각각 여러 종류의 재료의 박막을 증착하기 위한 것이다.
바람직하게는, 상기 물리적 기상 증착 챔버에서 타겟 베이스 거리는 90mm보다 크다.
바람직하게는, 상기 타겟 베이스 거리의 값 범위는 200-410mm이다.
다른 하나의 기술적 방안으로, 본 발명은 나아가 커패시터 제조 방법을 제공하고, 해당 제조 방법은,
물리적 기상 증착 공정을 통해 기질의 증착 대기 표면에 하부 전극을 형성하는 단계;
원자층 증착 공정을 통해 상기 하부 전극의 상기 기질과 등지는 표면에 유전체층을 형성하는 단계;
물리적 기상 증착 공정을 통해 상기 유전체층의 상기 하부 전극과 등지는 표면에 상부 전극을 형성하는 단계를 포함하며,
바람직하게는, 상기 상부 전극과 상기 하부 전극은 각각 한 층의 금속층을 포함하되, 상기 상부 전극의 금속층과 상기 하부 전극의 금속층은 재질이 동일하다.
바람직하게는, 상기 금속층은 Al, Au, Ti 또는 Cu를 포함한다.
바람직하게는, 상기 물리적 기상 증착 공정을 통해 상기 유전체층의 상기 하부 전극과 등지는 표면에 상부 전극을 형성하는 단계에서, 공정 압력의 값 범위는 0-2mTorr이고, 스퍼터링 전력의 값 범위는 30-38kW이고, 바이어스 전력의 값 범위는 400-1000W이다.
바람직하게는, 상기 유전체층은 Al2O3층, TiO2층 또는 HfO4층을 포함한다.
바람직하게는, 상기 원자층 증착 공정을 통해 상기 하부 전극의 상기 기질과 등지는 표면에 유전체층을 형성하는 단계에서, 공정 온도의 값 범위는 300-400℃이다.
바람직하게는, 상기 물리적 기상 증착 공정을 통해 기질의 증착 대기 표면에 하부 전극을 형성하는 단계 전에는, 상기 기질의 증착 대기 표면에 대해 탈가스 처리를 수행하는 탈가스 공정이 더 포함된다.
바람직하게는, 상기 물리적 기상 증착 공정을 통해 상기 유전체층의 상기 하부 전극과 등지는 표면에 상부 전극을 형성하는 단계 후에는, 어닐링 공정을 더 포함한다.
본 발명은 다음과 같은 유익한 효과를 구비한다:
본 발명이 제공하는 커패시터, 커패시터 제조 방법 및 반도체 장치의 기술적 방안에서, 커패시터는 상부 전극, 하부 전극 및 양자 사이에 설치되는 유전체층을 포함하며, 여기서, 상부 전극과 하부 전극은 각각 한 층의 금속층을 포함하되, 상부 전극의 금속층과 하부 전극의 금속층은 재질이 동일하다. 해당 커패시터는 구조가 간단하여 제조 공정 프로세스를 간소화할 수 있고, 이송 과정에서 기판이 공기에 노출되는 횟수를 감소시킬 수 있어 박막 표면의 오염을 어느 정도 감소할 수 있다.
도 1은 본 발명의 제1 실시예에서 제공하는 커패시터의 구조 개략도이고;
도 2a는 본 발명의 제2 실시예에서 제공하는 반도체 장치의 구조 개략도이고;
도 2b는 본 발명의 제2 실시예의 변형 실시예에서 제공하는 반도체 장치의 구조개략도이고;
도 3은 본 발명의 제2 실시예에서 PVD 챔버의 구조 개략도이고;
도 4는 본 발명의 제3 실시예에서 제공하는 커패시터 제조 방법의 흐름도이다.
본 기술 분야의 기술자가 본 발명의 기술적 방안을 더 정확하게 이해하도록 하기 위해, 이하에서 도면을 결합하여 본 발명이 제공하는 커패시터, 커패시터 제조 방법 및 반도체 장치에 대해 구체적으로 설명하기로 한다.
도 1을 참조하면, 본 발명의 제1 실시예는 기질(20), 상부 전극(21), 하부 전극(22)과 유전체층(23)을 포함하며, 상기 유전체층(23)은 상부 전극(21)과 하부 전극(22) 사이에 설치되고, 상부 전극(21)과 하부 전극(22)은 각각 한 층의 금속층을 포함하되, 상부 전극(21)의 금속층과 하부 전극(22)의 금속층은 재질이 동일하다.
상기 커패시터는 금속층/유전체층/금속층으로 구성되는 3층 구조로, "샌드위치" 구조와 유사하며, 해당 구조는 간단하여 제조 공정 프로세스를 간소화할 수 있고, 이송 과정에서 기판이 공기에 노출되는 횟수를 감소시킬 수 있어 박막 표면의 오염을 어느 정도 감소할 수 있다.
본 실시예에서, 상기 커패시터는 트렌치 커패시터로, 해당 커패시터는 SiO2 또는 기타 재질로 제조되는 기질(20)을 더 포함한다. 또한, 해당 기질(20)은 트렌치(201)를 구비한다. 상부 전극(21), 유전체층(23)과 하부 전극(22)이 기질(20)의 상기 트렌치(201)가 위치하는 표면에 형성되어 해당 표면을 커버한다. 여기에서의 표면은 기질(20)의 상기 트렌치(201)가 위치하는 표면을 포함할 뿐만 아니라, 공기에 노출 가능한 트렌치(201)의 내부면도 포함한다. 또한, 상부 전극(21), 유전체층(23)과 하부 전극(22)이 형성된 후, 트렌치(201)는 완전히 충진된다.
선택 가능하게는, 상기 커패시터는 고밀도 커패시터이다. 고밀도 커패시터란, 고밀도의 트렌치에 금속층 및 유전체층을 증착하여 형성된 커패시터를 말한다.
선택 가능하게는, 상기 금속층의 재질은 Al, Au, Ti 또는 Cu 등을 포함한다.
본 실시예에서, 상부 전극(21)과 하부 전극(22)은 각각 물리적 기상 증착(Physical Vapor Deposition, 이하 PVD로 약칭함) 공정에 의해 제조된다. 종래의 기술에서는 통상적으로 화학적 기상 증착(Chemical Vapor Deposition, 이하 CVD로 약칭함) 공정을 통해 금속층을 제조하지만, 본 출원은 PVD공정을 통해 금속층을 제조함으로써, 금속층의 저항률을 크게 낮출 수 있고, 금속층의 치밀도와 표면 평탄도를 향상시킬 수 있다. 예를 들어 PVD공정으로 제조되는 Al층의 저항률은 CVD공정으로 제조되는 W층의 저항률에 비해 약 100배 정도 낮고, Al층이 상기 트렌치(201)의 내측벽에서의 두께가 W층에 비해 많이 얇아졌으며, 유전체층(23)의 두께가 일정할 경우, 금속층의 두께가 얇을수록 금속층의 면적이 커지게 되며, 이로써 커패시터의 커패시턴스가 커지게 되어 커패시터의 전극 특성이 향상되었다.
선택 가능하게는, 상부 전극(21)과 하부 전극(22)은 두께의 값 범위가 각각 50-500nm이고, 바람직하게는 100-300nm이다. 해당 두께 범위 내에서 커패시터의 품질을 보장할 수 있음과 더불어, 커패시터의 커패시턴스를 증가시킬 수 있다.
선택 가능하게는, 유전체층(23)은 Al2O3층, TiO2층 또는 HfO4층 등의 유전 상수가 비교적 큰 필름층을 포함한다.
선택 가능하게는, 유전체층(23)의 두께의 값 범위는 5-15nm이다. 실제 응용에 있어서, 유전체층(23)의 두께는 이의 항복 전압을 참조하여 조절할 수 있다. 예를 들어, 커패서터의 항복 전압이 2.5V일 경우, 유전체층(23)의 두께를 9-10nm 사이로 제어할 수 있다.
본 발명의 제2 실시예는 커패시터 제조에 사용될 수 있는 반도체 장치를 제공한다. 해당 반도체 장치는 물리적 기상 증착(Physical Vapor Deposition, 이하에서 PVD로 약칭함) 챔버, 원자층 증착(Atomic Layer Deposition, 이하에서 ALD로 약칭함) 챔버와 이송 플랫폼을 포함한다. 여기서, PVD 챔버는 커패시터의 상부 전극과 하부 전극을 제조하기 위한 것이고; ALD 챔버는 커패시터의 유전체층을 제조하기 위한 것이고; 이송 플랫폼은 PVD 챔버와 ALD 챔버와 각각 연결되어 기판을 이송하기 위한 것이다. 구체적으로, 이송 플랫폼은 주로 이송 챔버와 로딩/언로딩 스테이지를 포함하며, 여기서 이송 챔버는 진공 챔버로, 해당 이송 챔버에 기계손이 설치된다. PVD 챔버와 ALD 챔버는 이송 챔버의 주변에 둘러져 있으며, 해당 이송 챔버와 연통되어 하나의 클러스터 장치 시스템을 구성한다.
기판을 이송 플랫폼의 로딩 스테이지로 로딩한 후, 기계손에 의해 기판을 로딩 스테이지로부터 꺼내고, 다음으로 기판을 공정 순서에 따라 PVD 챔버와 ALD 챔버로 이송하여 커패시터 제조 후, 가공이 완료된 기판을 언로딩 스테이지로 전송한다.
본 발명의 실시예에서 제공하는 반도체 장치는 PVD 챔버를 이용하여 커패시터의 상부 전극과 하부 전극을 제조하며, 이는 화학적 기상 증착 공정을 이용한 것에 비해, 상부 전극과 하부 전극의 저항률이 크게 낮아지고, 상부 전극과 하부 전극의 치밀도와 표면 평탄도가 향상되며, 이로써 상부 전극과 하부 전극의 금속 전극 성능을 향상시킬 수 있어, 커패시터의 성능이 향상된다. 더불어, 본 발명의 실시예에서 제공하는 반도체 장치는 PVD 챔버와 ALD 챔버를 동일한 이송 플랫폼과 함께 집적하여, 단일한 클러스터 장치 시스템을 구성함으로써, 장치 비용을 절감시킬 뿐만 아니라, 이송 과정에서 기판이 공기에 노출되는 것을 방지할 수 있어, 박막 표면이 오염되는 것을 방지할 수 있다. 또한, PVD 챔버와 ALD 챔버는 공정 비용이 비교적 낮아 산업화 비용의 제어에 유리하다.
이하에서 본 발명의 실시예가 제공하는 반도체 장치의 구체적인 실시형태에 대해 자세히 설명하기로 한다. 구체적으로, 도 2a를 참조하면, 반도체 장치는 PVD 챔버(31), ALD 챔버(33), 가스 제어 챔버(35), 예비 세정 챔버(36)와 이송 플랫폼을 포함한다. 여기서, 이송 플랫폼은 이송 챔버(34)를 포함하며, 이는 진공 챔버로 해당 이송 챔버(34)에는 기계손이 설치된다. PVD 챔버(31), ALD 챔버(33), 가스 제어 챔버(35)와 예비 세정 챔버(36)는 이송 챔버(34)의 주변에 둘러져 있으며, 해당 이송 챔버(34)와 연통되어 하나의 클러스터 장치 시스템을 구성한다.
여기서, PVD 챔버(31)는 PVD 공정을 실시하여 커패시터의 상부 전극과 하부 전극을 제조하기 위한 것이다. 선택 가능하게는, 상부 전극과 하부 전극은 각각 한 층의 금속층을 포함하되, 상부 전극의 금속층과 하부 전극의 금속층은 재질이 동일하다. 선택 가능하게는, 상기 금속층의 재질은 Al, Au, Ti 또는 Cu 등을 포함한다.
도 3을 참조하면, PVD 챔버(31) 내의 탑부에는 타겟(41)이 설치되며, 해당 타겟(41)의 하측에는 피공작물을 지지하는 베이스(42)가 설치된다. 또한, 스퍼터링 타겟(41)의 스퍼터링면과 베이스(42)의 지지면은 서로 마주보게 설치되고, 스퍼터링 타겟(41)의 스퍼터링면과 베이스(42)의 지지면 사이의 거리(H)를 타겟 베이스 거리로 칭한다. 선택 가능하게는, 타겟 베이스 거리는 90mm보다 크며, 이로써 챔버가 원거리 스퍼터링 공정을 실시하는 요구에 만족할 수 있도록 하여 박막의 균일성을 향상시키는데 유리하다. 바람직하게는, 타겟 베이스 거리의 값 범위는 200-410mm로, 해당 범위 내에서 챔버가 원거리 스퍼터링 공정을 실시하는 요구에 만족하도록 함과 더불어, 생산 효율을 보장할 수 있다.
ALD 챔버(33)는 원자층 증착 공정을 실시하여 커패시터의 유전체층을 제조하기 위한 것이다. 선택 가능하게는, 유전체층은 Al2O3층, TiO2층 또는 HfO4층 등의 유전 상수가 비교적 큰 필름층을 포함한다.
탈가스 챔버(35)는 피공작물에 대해 탈가스와 어닐링을 수행하기 위한 것이다.
예비 세정 챔버(36)는 피공작물의 표면을 세정하여, 피공작물 표면의 이물질을 제거하기 위한 것이다.
설명해야 할 것은, 본 실시예에서 PVD 챔버(31)는 하나이지만, 본 발명은 이에 제한되지 않는다. 실제 응용에 있어서, PVD 챔버(31)의 수량은 다수 개일 수도 있으며, 다수 개의 PVD 챔버(31)는 이송 챔버(34)의 주변에 설치되어 기타 챔버와 하나의 클러스터 장치 시스템을 구성한다.
2a에 도시된 바와 같이, 반도체 장치에 하나의 PVD 챔버(31)가 설치될 경우, 기질을 PVD 챔버(31) 내로 이송하여 하부 전극을 제조한 후, 다시 기질을 ALD 챔버(33) 내로 이송하여 유전체층을 제조하고, 마지막으로 다시 기질을 PVD 챔버(31) 내로 이송하여 상부 전극을 제조한다.
도 2b에 도시된 바와 같이, 반도체 장치에 2개의 PVD 챔버(31, 32)가 설치될 경우, 기질을 제1 PVD 챔버(31) 내로 이송하여 하부 전극을 제조한 후, 다시 기질을 ALD 챔버(33) 내로 이송하여 유전체층을 제조하고, 마지막으로 다시 기질을 제2 PVD 챔버(32) 내로 이송하여 상부 전극을 제조한다. 이는 상술한 반도체 장치에 하나의 PVD 챔버(31)가 설치되는 것에 비해, 기질이 PVD 챔버로 돌아갈 필요가 없어 생산라인 작업에 더 유리하여, 반도체 장치의 가공 효율이 향상된다.
본 발명의 제3 실시예는,
물리적 기상 증착 공정을 통해 기질의 증착 대기 표면에 하부 전극을 형성하는 단계;
원자층 증착 공정을 통해 하부 전극의 기질과 등지는 표면에 유전체층을 형성하는 단계;
물리적 기상 증착 공정을 통해 유전체층의 하부 전극과 등지는 표면에 상부 전극을 형성하는 단계를 포함하는 커패시터 제조 방법을 제공한다.
PVD 공정을 이용하여 상부 전극과 하부 전극을 제조함으로써, 상부 전극과 하부 전극의 저항률을 크게 낮출 수 있고, 상부 전극과 하부 전극의 치밀도와 표면 평탄도가 향상되고, 이로써 상부 전극과 하부 전극의 금속 전극 성능을 향상시킬 수 있어, 커패시터의 성능이 향상된다.
도 1 내지 도 4를 함께 참조하면, 본 발명의 제3 실시예가 제공하는 커패시터 제조 방법은 본 발명의 제2 실시예에서 제공하는 반도체 장치를 이용하여 도 1에 도시된 커패시터를 제조한다. 구체적으로, 커패시터 제조 방법은 다음의 단계를 포함한다:
S1 단계: 탈가스 공정을 수행하며, 즉 기질(20)의 증착 대기 표면에 대해 탈가스 처리를 수행한다.
S1 단계에서, 먼저 기질(20)을 탈가스 챔버(35) 내로 이송하여 탈가스 처리를 수행함으로써, 기질(20) 표면의 이물질을 제거한다. 탈가스 공정을 수행하는 과정에서, 탈가스 챔버(35)의 압력은 0-10Torr로 제어하고, 온도는 0-400℃로 제어한다. 바람직하게는, 탈가스 챔버(35)의 압력을 1-7Torr로 제어하고, 온도를 300-400℃로 제어한다.
기질(20)은 SiO2 또는 기타 재질로 제조될 수 있다. 또한, 해당 기질(20)은 트렌치(201)를 구비한다. 상기 기질(20)의 증착 대기 표면은 기질(20)의 상기 트렌치(201)가 위치하는 표면을 포함할 뿐만 아니라, 공기에 노출 가능한 트렌치(201)의 내부면도 포함한다.
S2 단계: 물리적 기상 증착 공정을 통해 기질(20)의 증착 대기 표면에 하부 전극(22)을 형성한다.
S3 단계: 원자층 증착 공정을 통해 하부 전극(22)의 기질(20)과 등지는 표면에 유전체층(23)을 형성한다.
S4 단계: 물리적 기상 증착 공정을 통해 유전체층(23)의 하부 전극(22)과 등지는 표면에 상부 전극(21)을 형성한다.
상기 S2 단계 내지 S4 단계에서, 상부 전극(21), 유전체층(23)과 하부 전극(22)이 기질(20)의 증착 대기 표면을 커버하여, 트렌치(201)가 완전히 충진되도록 한다.
상기 S2 단계 내지 S4 단계에서, 상부 전극(21)과 하부 전극(22)은 각각 한 층의 금속층을 포함하되, 상부 전극(21)의 금속층과 하부 전극(22)의 금속층은 재질이 동일하다. 이로써, 커패시터는 금속층/유전체층/금속층으로 구성되는 3층 구조로, "샌드위치" 구조와 유사하며, 해당 구조는 간단하여 제조 공정 프로세스를 간소화할 수 있고, 이송 과정에서 기판이 공기에 노출되는 횟수를 감소시킬 수 있어 박막 표면의 오염을 어느 정도 감소할 수 있다.
선택 가능하게는, 상기 금속층의 재질은 Al, Au, Ti 또는 Cu 등을 포함한다.
선택 가능하게는, 유전체층(23)은 Al2O3층, TiO2층 또는 HfO4층 등의 유전 상수가 비교적 큰 필름층을 포함한다.
본 실시예에서, 상부 전극(21)과 하부 전극(22)을 제조하기 위한 PVD 챔버(31) 내의 탑부에는 타겟(41)이 설치되며, 해당 타겟(41)의 하측에는 피공작물을 지지하는 베이스(42)가 설치된다. 또한, 타겟 베이스 거리는 90mm보다 크며, 바람직하게는 200-410mm이다. PVD 공정을 수행하는 과정에서, PVD 챔버(31)로 공정 가스를 유입하고, 챔버 압력이 0-5mTorr이며, 바람직하게는 0-2mTorr이다. 타겟(41)에 인가되는 스퍼터링 전력은 0-40kW이고, 바람직하게는 30-38kW이다. 베이스에 인가되는 바이어스 전력은 0-2000W이고, 바람직하게는 400-1000W이다.
선택 가능하게는, 상부 전극(21)과 하부 전극(22)은 두께의 값 범위가 각각 50-500nm이며, 바람직하게는 100-300nm이다. 해당 두께 범위 내에서 커패시터의 품질을 보장할 수 있음과 더불어, 커패시터의 커패시턴스를 증가시킬 수 있다.
선택 가능하게는, 유전체층(23)의 두께의 값 범위는 5-15nm이다. 실제 응용에 있어서, 유전체층(23)의 두께는 이의 항복 전압을 참조하여 조절할 수 있다. 예를 들어, 커패서터의 항복 전압이 2.5V일 경우, 유전체층(23)의 두께를 9-10nm 사이로 제어할 수 있다.
S3 단계에서, 원자층 증착 공정 실시 시의 온도를 150-400℃로, 바람직하게는 300-400℃로 제어하여, 유전체층(23)을 제조함과 더불어, 하부 전극(22)에 대해 어닐링 처리를 수행하도록 하며, 이로써 하부 전극(22)의 결정(結晶)을 최적화하여 하부 전극(22)의 성능을 향상시키도록 한다.
S5 단계: 상부 전극(21), 하부 전극(22)과 유전체층(23)에 대해 어닐링 처리를 수행한다.
상부 전극(21), 하부 전극(22)과 유전체층(23)의 제조 과정에서 응력이 쉽게 발생하게 되므로, 제조가 완료되면 상부 전극(21), 하부 전극(22)과 유전체층(23)에 대해 어닐링 처리를 수행해야 한다. 어닐링 처리는 탈가스 챔버(35) 내에서 수행될 수 있거나, 또는 기타 어닐링 기능을 구비하는 챔버 내에서 수행될 수도 있다. 어닐링 처리를 수행 시, 챔버 압력을 0-10Torr로, 바람직하게는 1-7Torr로 제어한다. 온도는 0-400℃, 바람직하게는 300-400℃로 제어한다.
본 실시예에서, 트렌치(201)의 깊이와 폭의 비가 4:1일 경우, 상부 전극(21)과 하부 전극(22) 제조 시, 타겟 베이스 거리는 290mm, 챔버 압력은 0.1-1mTorr, 타겟(41)에 인가되는 스퍼터링 전력은 30-35kW, 베이스(42)에 인가되는 바이어스 전력은 500-800W, 제조되는 상부 전극(21)과 하부 전극(22)의 두께는 각각 100-200nm인 것이 바람직하다.
이상 실시형태는 본 발명의 원리를 설명하기 위해 사용되는 예시적인 실시형태로서, 본 발명은 이에 제한되지 않는 것을 이해하여야 한다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서, 본 발명의 사상과 실질을 벗어나지 않고 다양한 변형과 개선이 이루어질 수 있으며, 이러한 변형과 개선도 본 발명의 보호 범위로 간주된다.
20: 기질 201: 트렌치
21: 상부 전극 22: 하부 전극
23: 유전체층 31, 32: PVD 챔버
33: ALD 챔버 34: 이송 챔버
41: 스퍼터링 타겟 42: 베이스

Claims (16)

  1. 상부 전극, 하부 전극, 상기 상부 전극과 상기 하부 전극 사이에 설치되는 유전체층 및 기질을 포함하는 커패시터에 있어서, 상기 상부 전극과 상기 하부 전극은 각각 한 층의 금속층을 포함하되, 상기 상부 전극의 금속층과 상기 하부 전극의 금속층은 재질이 동일한 것이고,
    상기 기질은 복수개의 트렌치를 구비하고,
    상기 상부 전극, 상기 하부 전극 및 상기 유전체층은 복수개의 상기 트렌치가 위치하는 표면과 상기 트렌치 사이의 기질의 표면 상에 형성되어 해당 표면들을 커버하고,
    복수의 상기 트렌치는 상기 상부 전극, 상기 하부 전극 및 상기 유전체 층에 의해 충진되고,
    상기 상부 전극과 상기 하부 전극은 각각 물리적 기상 증착 공정을 통해 제조되고,
    상기 금속층의 재질은 Al이고,
    상기 복수개의 트렌치 각각의 깊이와 폭의 비는 4:1이고, 상기 상부 전극과 상기 하부 전극의 두께의 값 범위는 각각 100-200nm인 것을 특징으로 하는 커패시터.
  2. 제 1 항에 있어서,
    상기 유전체층은 Al2O3층, TiO2층 또는 HfO4층을 포함하는 것을 특징으로 하는 커패시터.
  3. 제 2 항에 있어서,
    상기 유전체층의 두께의 값 범위는 5-15nm인 것을 특징으로 하는 커패시터.
  4. 제 1 항에 있어서,
    상기 커패시터는 고밀도 커패시터인 것을 특징으로 하는 커패시터.
  5. 제 1 항에 따른 커패시터를 제조하기 위한 반도체 장치에 있어서,
    커패시터의 상부 전극과 하부 전극을 제조하기 위한 물리적 기상 증착 챔버;
    상기 커패시터의 유전체층을 제조하기 위한 원자층 증착 챔버; 및
    상기 물리적 기상 증착 챔버와 상기 원자층 증착 챔버와 각각 연결되어 기판을 이송하기 위한 이송 플랫폼을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    기판에 대해 탈가스와 어닐링을 수행하기 위한 것으로, 상기 이송 플랫폼과 연결되는 탈가스 챔버를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    기판 표면의 이물질을 제거하기 위한 것으로, 상기 이송 플랫폼과 연결되는 예비 세정 챔버를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 물리적 기상 증착 챔버의 수량은 다수 개로, 다수 개의 상기 물리적 기상 증착 챔버는 각각 여러 종류의 재료의 박막을 증착하기 위한 것을 특징으로 하는 반도체 장치.
  9. 제 5 항에 있어서,
    상기 물리적 기상 증착 챔버에서 타겟 베이스 거리가 90mm보다 큰 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 타겟 베이스 거리의 값 범위는 200-410mm인 것을 특징으로 하는 반도체 장치.
  11. 물리적 기상 증착 공정을 통해, 복수개의 트렌치를 구비하는 기질 중 상기 복수개의 트렌치와 상기 트렌치 사이의 기질의 증착 대기 표면에 하부 전극을 형성하는 단계;
    원자층 증착 공정을 통해 상기 하부 전극의 상기 기질과 등지는 표면에 유전체층을 형성하는 단계;
    물리적 기상 증착 공정을 통해 상기 유전체층의 상기 하부 전극과 등지는 표면에 상부 전극을 형성하는 단계를 포함하며,
    여기서, 상기 상부 전극과 상기 하부 전극은 각각 한 층의 금속층을 포함하되, 상기 상부 전극의 금속층과 상기 하부 전극의 금속층은 재질이 동일하고,
    상기 트렌치는 상기 상부 전극, 상기 하부 전극 및 상기 유전체 층에 의해 충진되며,
    상기 금속층은 Al이고,
    상기 복수개의 트렌치 각각의 깊이와 폭의 비는 4:1이고, 상기 상부 전극과 상기 하부 전극의 두께 값 범위는 각각 100-200nm인 것을 특징으로 하는 커패시터 제조 방법.
  12. 제 11 항에 있어서,
    상기 물리적 기상 증착 공정을 통해 상기 유전체층의 상기 하부 전극과 등지는 표면에 상부 전극을 형성하는 단계에서, 공정 압력의 값 범위는 0-2mTorr이고, 스퍼터링 전력의 값 범위는 30-38kW이고, 바이어스 전력의 값 범위는 400-1000W인 것을 특징으로 하는 커패시터 제조 방법.
  13. 제 11 항에 있어서,
    상기 유전체층은 Al2O3층, TiO2층 또는 HfO4층을 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  14. 제 11 항에 있어서,
    상기 원자층 증착 공정을 통해 상기 하부 전극의 상기 기질과 등지는 표면에 유전체층을 형성하는 단계에서, 공정 온도의 값 범위는 300-400℃인 것을 특징으로 하는 커패시터 제조 방법.
  15. 제 11 항에 있어서,
    상기 물리적 기상 증착 공정을 통해 기질의 증착 대기 표면에 하부 전극을 형성하는 단계 전에는, 상기 기질의 증착 대기 표면에 대해 탈가스 처리를 수행하는 탈가스 공정이 더 포함되는 것을 특징으로 하는 커패시터 제조 방법.
  16. 제 11 항에 있어서,
    상기 물리적 기상 증착 공정을 통해 상기 유전체층의 상기 하부 전극과 등지는 표면에 상부 전극을 형성하는 단계 후에는, 어닐링 공정을 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
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