KR100680962B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 실린더형 금속 스토리지전극을 형성함에 있어서의 습식각 용액 침투에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 스토리지노드 플러그를 구비한 반도체기판을 제공하는 단계와, 상기 기판 전면 상에 몰드절연막을 형성하는 단계와, 상기 몰드절연막을 식각하여 스토리지노드 플러그를 노출시키는 홀을 형성하는 단계와, 상기 노출된 스토리지노드 플러그를 포함하는 홀 표면 및 몰드절연막 상에 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막을 형성하는 단계와, 상기 몰드절연막 상에 형성된 스토리지전극용 금속막 부분을 제거하는 단계와, 상기 몰드절연막을 제거하여 스토리지전극을 형성하는 단계와, 상기 스토리지전극 상에 유전막과 플레이트전극을 차례로 형성하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}

도 1은 종래 기술의 문제점을 보여주는 사진.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 반도체기판 2 : 층간절연막

3 : 콘택홀 4 : 스토리지노드 플러그

5 : 식각정지용 질화막 6 : 몰드절연막

7 : 홀 8 : TiSix막

9 : 스토리지전극용 금속막 9a : 스토리지전극

10 : 유전막 11 : 플레이트전극

12 : 캐패시터

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 는, 금속 전극 및 실린더 구조를 채용함에 있어서의 습식각 용액 침투에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

최근 소자의 디자인 룰(Design rule)이 작아짐에 따라 셀 크기(cell size)는 계속해서 감소되고 있고, 이에 따라, 소망하는 충전용량을 확보하기 위해 캐패시터의 높이는 계속해서 높아지고 있으며, 캐패시터 유전막의 두께는 더욱 얇아지고 있다. 여기서, 상기 캐패시터의 높이가 높아지고 유전막의 두께가 얇아지는 것은 충전용량이 전극 면적 및 유전막의 유전율에 비례하고 전극간 간격, 즉, 유전막의 두께에 반비례하기 때문이다.

특별히, 캐패시터 높이의 증가는 후속 공정의 어려움을 유발하는 바, 그 한계가 있어서 유전막의 두께를 감소시키는 방향으로 많은 연구가 이루어지고 있다. 이를 위해, 유전막 자체의 개발 뿐만 아니라 사용하는 전극이 기존의 폴리실리콘에서 금속 재질로 변화하는 추세이다. 이것은 폴리실리콘의 경우에는 표면의 자연산화막으로 인해 유전막의 두께 감소에 한계가 있기 때문이다.

그런데, 금속 전극을 사용할 경우에는 금속 재료의 특성인 결정립이 발달하는 바, 예컨데, TiN의 경우에 주상 구조(columnar structure)로 성장하여 표면이 거칠 뿐만 아니라 발달된 결정립 계면 또는 막의 결점 등을 통해 습식각 용액이 침투하게 되므로, 실린더형 TiN 스토리지전극 형성시의 몰드산화막 제거를 위한 습식 식각 공정에서 전극 하부 구조가 습식각 용액에 어택(attack)을 받게 되고, 이는 결과적으로 디램 동작 불량으로 이어지게 되는데, 이러한 문제는 웨이퍼 전면에 걸쳐 발생하게되므로 제조수율에 큰 장애 요인이 된다.

도 1은 종래기술의 문제점을 설명하기 위한 사진으로서, 전술한 바와 같이, 습식각 용액이 전극 하부로 침투하여 전극 하부 구조가 광범위한 어택(attack)을 받은 것을 보여준다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 실린더형 금속 스토리지전극 형성시의 습식각 용액 침투에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성방법은, 스토리지노드 플러그를 구비한 반도체기판을 제공하는 단계; 상기 기판 전면 상에 몰드절연막을 형성하는 단계; 상기 몰드절연막을 식각하여 스토리지노드 플러그를 노출시키는 홀을 형성하는 단계; 상기 노출된 스토리지노드 플러그를 포함하는 홀 표면 및 몰드절연막 상에 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막을 형성하는 단계; 상기 몰드절연막 상에 형성된 스토리지전극용 금속막 부분을 제거하는 단계; 상기 몰드절연막을 제거하여 스토리지전극을 형성하는 단계; 및 상기 스토리지전극 상에 유전막과 플레이트전극을 차례로 형성하는 단계를 포함한다.

여기서, 상기 TiN막과 Ti막의 적층막은 최초로 TiN막을 증착하고, 상기 TiN막 상에 Ti막과 TiN막을 교번적으로 반복 증착하여 형성하되, 최종 증착되는 막은 TiN막이 되도록 형성한다.

상기 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막은 PEALD 방식에 따라 500∼700℃의 기판온도와 0.1∼10torr의 챔버압력 하에서 형성한다.

상기 PEALD(Plasma Enhanced Atomic Layer Deposition : 이하, PEALD)방식에 따른 TiN막과 Ti막의 적층막의 증착은, TiCl4 가스 플로우 단계, N2 또는 Ar 가스 퍼지 단계, 플라즈마 상태에서의 NH3 가스 플로우 단계 및 N2 또는 Ar 가스 퍼지 단계의 TiN 박막 증착 싸이클과 TiCl4 가스 플로우 단계, N2 또는 Ar 가스 퍼지 단계, 플라즈마 상태에서의 H2 가스 플로우 단계 및 N2 또는 Ar 가스 퍼지 단계의 Ti 박막 증착 싸이클을 교번적으로 반복 수행하는 방식으로 진행한다.

여기서, 상기 TiCl4 가스, NH3 가스 및 H2 가스는 각각 10∼1000sccm을 0.1∼10초 동안 플로우시키고, N2 또는 Ar 가스는 200∼400sccm을 3∼10초 동안 플로우시킨다.

또한, 상기 NH3 가스 및 H2 가스는 RF 파워를 30∼500W 로 유지하면서 플로우시킨다.

상기 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막은 200∼400Å의 두께로 형성한다.

본 발명에서는, 캐패시터의 금속 스토리지전극 물질로서, 종래 TiN 단일막 대신에 PEALD 방식에 따른 TiN막과 Ti막의 다중적층막을 적용하였다. 이 경우, Ti가 TiN의 입계를 채워주어 TiN의 주상구조 성장이 방지되므로, 몰드절연막을 식각하는 습식각 공정시 스토리지전극을 통한 식각 용액 침투가 효과적으로 방지된다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 공지된 공정에 따라 트랜지스터 및 비트라인을 포함한 소자의 하부 패턴들(도시안됨)이 형성되고, 이러한 하부 패턴들을 덮도록 층간절연막(2)이 형성된 반도체기판(1)을 마련한다. 그런다음, 상기 층간절연막(2)을 식각하여 콘택홀(3)을 형성한 후, 상기 콘택홀(3) 내에 폴리실리콘을 매립시켜 스토리지노드 플러그(4)를 형성한다.

이어서, 상기 스토리지노드 플러그(4)를 포함한 층간절연막(2) 상에 Si3N4 재질의 식각정지용 질화막(5)을 증착한 후, 상기 식각정지용 질화막(5) 상에 실린더 형상의 스토리지전극을 형성하기 위한 산화막 재질의 몰드절연막(6)을 형성한다.

도 2b를 참조하면, 상기 몰드절연막(6)과 식각정지용 질화막(5)을 차례로 식각하여 스토리지노드 플러그(4)를 노출시키는 홀(7)을 형성한다.

여기서, 도시하지는 않았으나, 상기 홀(7)를 형성함에 있어서는 상기 몰드절연막(6) 상에 하드마스크용 폴리실리콘막과 반사방지막 및 스토리지전극 형성용 감광막 패턴을 차례로 형성한 후, 상기 스토리지전극 형성용 감광막 패턴을 이용해서 그 아래의 반사방지막과 하드마스크용 폴리실리콘막을 차례로 식각하고, 그런다음, 식각된 하드마스크용 폴리실리콘막과 잔류된 스토리지전극 형성용 감광막 패턴을 이용해서 몰드절연막(5)과 식각정지용 질화막(4)을 차례로 식각한다.

도 2c를 참조하면, 상기 스토리지노드 플러그(4)을 노출시키는 홀(7)를 형성한 후, 상기 실리콘 재질의 스토리지노드 플러그(4)와 스토리지노드 플러그(3) 상에 형성될 스토리지전극과의 오믹 콘택(ohmic contact)을 위해, 상기 홀(7)을 포함한 기판 결과물 전면 상에 Ti막을 증착한 후, RTP(Rapid Thermal Process : 이하, RTP) 방식으로 스토리지노드 플러그(3)와 Ti막을 반응시켜 스토리지노드 플러그(3) 상에 TiSix막(8)을 형성시키고, 그리고나서, 미반응된 잔류 Ti막을 제거한다.

그런다음, 상기 TiSix막(8)을 포함한 홀(7) 표면 및 몰드절연막(6) 상에 PEALD 방식으로 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막(9)을 형성한다.

여기서, 상기 TiN막과 Ti막의 적층은 최초로 TiN막을 증착하고, 상기 TiN막 상에 Ti막과 TiN막을 교번적으로 반복 증착하는 방식으로 이루어지며, 이때, 최종 증착되는 막은 TiN막이 되도록한다.

상기 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막(9)은 PEALD 방식에 따라 500∼700℃의 기판온도와 0.1∼10torr의 챔버압력 하에서 200∼400Å의 두께로 형성한다.

이때, 상기 PEALD 방식에 따른 TiN막과 Ti막의 적층막(9)의 증착은, TiCl4 가스 플로우 단계, N2 또는 Ar 가스 퍼지 단계, 플라즈마 상태에서의 NH3 가스 플로우 단계 및 N2 또는 Ar 가스 퍼지 단계의 TiN 박막 증착 싸이클과 TiCl4 가스 플 로우 단계, N2 또는 Ar 가스 퍼지 단계, 플라즈마 상태에서의 H2 가스 플로우 단계 및 N2 또는 Ar 가스 퍼지 단계의 Ti 박막 증착 싸이클을 교번적으로 반복 수행하는 방식으로 진행한다.

또한, 상기 TiCl4 가스, NH3 가스 및 H2 가스는 각각 10∼1000sccm을 0.1∼10초 동안 플로우시키고, N2 또는 Ar 가스는 200∼400sccm을 3∼10초 동안 플로우시킨다.

한편, 상기 NH3 가스 및 H2 가스는 RF 파워를 30∼500W 로 유지하면서 플로우킨다.

도 2d를 참조하면, 스토리지전극들간의 상호 분리가 이루어지도록 몰드절연막(6) 상에 증착된 스토리지전극용 금속막(9) 부분을 제거한다.

여기서, 상기 스토리지전극들간의 상호 분리는, 도시하지는 않았으나, 금속막(9) 상에 홀(7)를 완전 매립시키는 500∼3000Å두께로 희생막을 형성한 후, 상기 몰드절연막(6)이 노출될 때까지 상기 희생막과 스토리지전극용 금속막(9)을 CMP(Chemical Mechanical Polishing) 또는 에치-백(etch-back)하고, 이어서, 홀(7) 내에 잔류된 희생막을 제거하는 방식으로 진행한다. 이때, 상기 희생막은 PE-TEOS막, SOG(Silicon On Glass)막 또는 감광막 중 어느 하나의 물질막으로 형성할 수 있다.

도 2e를 참조하면, 상기 상호 분리된 스토리지전극용 금속막(9)들 사이의 몰드절연막(6)을 제거한다. 이를 통해, 실린더형 금속 스토리지전극(9a)을 형성한다.

여기서, 상기 산화막 재질의 몰드절연막(6)의 제거는 BOE(Buffered Oxide Echant : 이하, BOE) 용액을 사용하여 딥-아웃(Dip-out) 방식으로 수행하는데, 본 발명에서는, 20:1로 희석된 BOE 용액을 사용하여, 상기 몰드절연막(6)을 제거하였다.

종래에 스토리지전극 물질로 사용한 TiN 단일막은 그 막질이 치밀하지 못한 것과 관련해서, 상기 습식각 용액이 전극을 관통하여 그 아래로 침투하게 되고, 이로 인해, 전극 하부 구조의 소실이 발생되어 소자의 동작이 제대로 안되는 불량이 유발되었다.

그러나, 본 발명에서는, PEALD 방식에 따라 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극(9a)을 형성함으로써, Ti가 TiN의 입계를 채워주므로, 습식각 용액을 이용한 몰드절연막(6) 제거공정시 스토리지전극을 통한 습식각 용액 침투 및 그에 따른 스토리지노드 플러그(4)와 층간절연막(2)을 포함하는 전극 하부 구조의 어택이 방지된다.

다음으로, 상기 실린더형 금속 스토리지전극(9a) 상에 유전막(10)을 형성한다. 이때, 상기 유전막(10)은 HfO2 단일막 또는 HfO2/Al2O3 이중막 또는 HfO2/Al2O3/HfO2 삼중막 구조로 형성하며, ALD(Atomic Layer Deposition) 공정을 이용해서 250∼350℃의 온도 범위에서 증착한다.

그 다음, 상기 유전막(10) 상에 금속막으로 이루어진 플레이트전극(11)을 형성하고, 이 결과로서 본 발명에 따른 실린더형 MIM 구조의 캐패시터(12)를 완성한다. 이때, 상기 플레이트전극(11)용 금속막은 CVD 방식에 의한 TiN막과 PVD 방식에 의한 TiN막의 적층막으로 형성한다.

이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.

한편, 전술한 본 발명의 실시예에서는 실린더형 캐패시터를 형성방법에 대해 기술하였지만, 본 발명의 방법은 실린더형 캐패시터 이외에 오목(concave)구조 캐패시터 형성시에도 적용할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 반도체 소자의 캐패시터를 형성함에 있어서, PEALD 방식에 따라 TiN막과 Ti막의 적층막으로 이루어진 치밀한 구조의 스토리지전극을 형성함으로써, 습식각 용액을 이용한 몰드절연막 제거시 습식각 용액의 침투 및 그에 따른 스토리지노드 플러그와 층간절연막의 어택이 방지된다. 이에 따라, 소자 특성은 물론 제조수율이 향상되는 효과를 얻을 수 있다.

또한, 본 발명에서는, 스토리지전극 형성시 플라즈마를 사용함으로써, 스토리지전극 내의 Cl기 함량이 감소되어 전극막의 막질이 개선된다. 이에 따라, 캐패시터의 전기적 특성이 개선되는 효과를 얻을 수 있다.

Claims (7)

1. 스토리지노드 플러그를 구비한 반도체기판을 제공하는 단계;

   상기 기판 전면 상에 몰드절연막을 형성하는 단계;

   상기 몰드절연막을 식각하여 스토리지노드 플러그를 노출시키는 홀을 형성하는 단계;

   상기 노출된 스토리지노드 플러그를 포함하는 홀 표면 및 몰드절연막 상에 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막을 형성하는 단계;

   상기 몰드절연막 상에 형성된 스토리지전극용 금속막 부분을 제거하는 단계;

   상기 몰드절연막을 제거하여 스토리지전극을 형성하는 단계; 및

   상기 스토리지전극 상에 유전막과 플레이트전극을 차례로 형성하는 단계;를 포함하며,

   상기 TiN막과 Ti막의 적층막은 최초로 TiN막을 증착하고, 상기 TiN막 상에 Ti막과 TiN막을 교번적으로 반복 증착하여 형성하되, 최종 증착되는 막은 TiN막이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 삭제
3. 제 1 항에 있어서, 상기 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막은 PEALD 방식에 따라 500∼700℃의 기판온도와 0.1∼10torr의 챔버압력 하에서 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 3 항에 있어서, 상기 PEALD 방식에 따른 TiN막과 Ti막의 적층막의 증착은, TiCl4 가스 플로우 단계, N2 또는 Ar 가스 퍼지 단계, 플라즈마 상태에서의 NH3 가스 플로우 단계 및 N2 또는 Ar 가스 퍼지 단계의 TiN 박막 증착 싸이클과 TiCl4 가스 플로우 단계, N2 또는 Ar 가스 퍼지 단계, 플라즈마 상태에서의 H2 가스 플로우 단계 및 N2 또는 Ar 가스 퍼지 단계의 Ti 박막 증착 싸이클을 교번적으로 반복 수행하는 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제 4 항에 있어서, 상기 TiCl4 가스, NH3 가스 및 H2 가스는 각각 10∼1000sccm을 0.1∼10초 동안 플로우시키고, N2 또는 Ar 가스는 200∼400sccm을 3∼10초 동안 플로우시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제 5 항에 있어서, 상기 NH3 가스 및 H2 가스는 RF 파워를 30∼500W 로 유지하면서 플로우시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
7. 제 1 항에 있어서, 상기 TiN막과 Ti막의 적층막으로 이루어진 스토리지전극용 금속막은 200∼400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐피시터 형성방법.

Images