TW201606963A - 降低接觸電阻的半導體結構 - Google Patents

Abstract

一種降低接觸電阻的半導體結構，至少包括基板、埋入式字元線、隔離層、多晶矽間隙壁以及接觸窗插塞。基板內具有數個溝渠。埋入式字元線則位於溝渠內，其中埋入式字元線的頂面低於基板的表面一第一距離。隔離層位於埋入式字元線上且其頂面低於基板的表面一第二距離。多晶矽間隙壁則位在隔離層上的溝渠之側壁，以與基板直接接觸。接觸窗插塞可藉由上述多晶矽間隙壁增加與基板的接觸面積，進而降低基板與接觸窗插塞之間的阻值。

Description

降低接觸電阻的半導體結構

本發明是有關於一種半導體結構，且特別是有關於一種降低接觸電阻的半導體結構。

動態隨機存取記憶體在隨著元件發展到奈米世代後，面臨到的困難愈來愈多，譬如隨著接觸面積減小，元件電流也逐漸變小。尤其是當電容器接觸窗的位置稍有偏移，而減少與元件主動區(AA)的接觸面積時，問題將會更加惡化。

目前改善的方式是採用線型接觸窗結構；也就是將電容器接觸窗改採用線型結構，來增加接觸面積。然而，如此一來就需要額外的儲存節點結構來連接線型接觸窗結構，並且因為製作線型接觸窗結構期間，需要在CMP製程時去除較多的導電材料，所以容易對周邊元件造成損害。

本發明提供一種半導體結構，可降低基板與接觸窗插塞 之間的阻值，並避免線型接觸窗結構所導致的問題發生。

本發明的半導體結構至少包括具有數個溝渠的基板、位於溝渠內的埋入式字元線、位於埋入式字元線上的隔離層、多晶矽間隙壁以及接觸窗插塞，其中上述溝渠之間有基板露出。埋入式字元線的頂面低於基板的表面一第一距離、隔離層的頂面低於基板的表面一第二距離。多晶矽間隙壁則位在隔離層上的溝渠之側壁，以與基板直接接觸。接觸窗插塞位在基板上並分別與多晶矽間隙壁與基板電性相連。

在本發明的一實施例中，上述接觸窗插塞包括電容器接觸窗插塞。

在本發明的一實施例中，上述第二距離小於所述隔離層的厚度。

在本發明的一實施例中，上述每一多晶矽間隙壁的厚度為5nm~15nm之間。

在本發明的一實施例中，上述半導體結構還可包括基板與埋入式字元線之間的一絕緣層。

在本發明的一實施例中，上述半導體結構還可包括位於多晶矽間隙壁的表面之金屬矽化物層，並與接觸窗插塞直接接觸。所述金屬矽化物層包括矽化鈷層、矽化鎳層或矽化鈦層。

在本發明的一實施例中，上述半導體結構還可包括位在基板上並橫跨埋入式字元的位元線。

在本發明的一實施例中，上述半導體結構還可包括位於 位元線的表面之金屬矽化物層，其中所述金屬矽化物層包括矽化鈷層、矽化鎳層或矽化鈦層。

基於上述，本發明之結構藉由多晶矽間隙壁(與金屬矽化物層)，來增加接觸窗插塞與基板的接觸面積，所以可降低基板與接觸窗插塞之間的阻值，維持陣列元件的電流量。另外，本發明使用的是孔型接觸窗，所以不會面臨目前線型接觸窗的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、200‧‧‧基板

100a、200a、220a‧‧‧表面

102、216‧‧‧埋入式字元線

102a、104a、218a‧‧‧頂面

104、218‧‧‧隔離層

106、220‧‧‧多晶矽間隙壁

108、226、310‧‧‧接觸窗插塞

110、208‧‧‧溝渠

112、230‧‧‧區域

114、212‧‧‧阻障層

116、222、306‧‧‧介電層

118‧‧‧絕緣層

120、206a‧‧‧硬罩幕

122、202‧‧‧溝渠隔離結構

124、304‧‧‧金屬矽化物層

204‧‧‧高密度電漿氧化層

206b‧‧‧多晶矽罩幕

210‧‧‧氧化矽層

214、300‧‧‧金屬層

224、308‧‧‧接觸窗洞

302‧‧‧氮化矽頂蓋層

400‧‧‧位元線

C_A‧‧‧接觸面積

d1‧‧‧第一距離

d2‧‧‧第二距離

t1、t2‧‧‧厚度

圖1A是依照本發明的第一實施例的一種半導體結構的剖面示意圖。

圖1B是依照本發明的第二實施例的一種半導體結構的剖面示意圖。

圖2A至圖2E是依照本發明的第三實施例的一種半導體結構的製造流程剖面圖。

圖3A至圖3C是依照本發明的第四實施例的一種半導體結構的製造流程剖面圖。

圖4A是圖3A之半導體結構的俯視示意圖。

圖4B是圖3C之半導體結構的俯視示意圖。

圖1A是依照本發明的第一實施例的一種半導體結構的剖面示意圖。

請參照圖1A，本實施例之半導體結構至少包括基板100、埋入式字元線102、位於埋入式字元線102上的隔離層104、多晶矽間隙壁106以及接觸窗插塞108，所述隔離層104例如是SiN。在基板100中有多個溝渠110，且於溝渠110之間的區域112暴露出來。埋入式字元線102是位在溝渠110內，且其頂面102a低於基板100的表面100a第一距離d1，如80nm~100nm之間。另外，埋入式字元線102與溝渠110之間可設一層阻障層114，如Ti/TiN。隔離層104同樣位在溝渠110內，且隔離層104的頂面104a低於基板100的表面100a第二距離d2，如30nm~40nm之間。在一實施例中，第二距離d2小於隔離層104的厚度t1，但本發明並不限於此。至於多晶矽間隙壁106是位在隔離層104上的溝渠110之側壁，以與接觸窗插塞108直接接觸。在另一實施例中，多晶矽間隙壁106的厚度t2例如約5nm~15nm之間，但本發明並不限於此。接觸窗插塞108位在基板100上並分別與多晶矽間隙壁106與基板的區域112電性相連，且接觸窗插塞108一般是位在介電層116內。另外，基板100與每一埋入式字元線102之間可設置絕緣層118，以降低埋入式字元線102之間的干擾。而在溝渠110之間的基板100上可設有硬罩幕120，其為製作溝渠110時所用的蝕刻罩幕，可保留下來做為半導體結構的一部分，但本發明 並不限於此；也就是說，這層硬罩幕120也可在形成多晶矽間隙壁106後移除。而且，硬罩幕120例如是SiN層。

在圖1A中，有一個溝渠隔離結構122位在其中兩個埋入式字元線102之間，以分隔基板100成為至少兩個主動區，但本發明並不限於此；換句話說，基板100內可設置其他隔離結構或者不設隔離結構。

在一實施例中，如果上述半導體結構應用於動態隨機存取記憶體，則接觸窗插塞108可為電容器接觸窗插塞。

圖1B是依照本發明的第二實施例的一種半導體結構的剖面示意圖，其中使用與第一實施例相同的元件符號來代表相同或相似的構件。

請參照圖1B，本實施例中的半導體結構除了基板100、埋入式字元線102、隔離層104、多晶矽間隙壁106以及接觸窗插塞108，還有一層位於多晶矽間隙壁106的表面106a之金屬矽化物層124，並與接觸窗插塞108直接接觸。其中，金屬矽化物層124例如矽化鈷層、矽化鎳層或矽化鈦層，可進一步降低基板的區域112與接觸窗插塞108之間的接觸電阻(contact resistance)。

關於本發明之結構的製作，可參照以下製造流程，但本發明並不限於此。

圖2A至圖2E是依照本發明的第三實施例的一種半導體結構的製造流程剖面圖。

請先參照圖2A，在一基板200中先製作出定義主動區的 溝渠隔離結構202，且於溝渠隔離結構202上可設置一層高密度電漿氧化層204。然後，利用硬罩幕206a與其上的多晶矽罩幕206b作為蝕刻罩幕，在基板200中蝕刻出多個溝渠208。上述硬罩幕206a例如是SiN層。接著，可利用如臨場蒸氣產生技術(ISSG)之類的製程在溝渠208表面形成氧化矽層210，同時也會在多晶矽罩幕206b表面形成氧化矽層210。

然後，請參照圖2B，依序在溝渠208內形成阻障層212和金屬層214，其中阻障層212譬如Ti/TiN、金屬層214譬如鎢(W)。接著，回蝕上述阻障層212和金屬層214，以得到埋入式字元線216。

之後，請參照圖2C，利用如原子層沈積(ALD)技術在溝渠208內沉積隔離層218，再以圖2B之多晶矽罩幕206b作為蝕刻罩幕，回蝕刻隔離層218，直到其頂面218a低於基板200的表面200a(例如30nm~40nm的範圍)，所述隔離層218例如是SiN。然後，將圖2B之多晶矽罩幕206b去除，再利用如濕式浸泡(wet dip)方式去除隔離層218以上露出來的氧化矽層210。

接著，請參照圖2D，沉積一層多晶矽層(未繪示)，其厚度可控制在溝渠208的直徑D的1/10~1/3之間(例如5nm~15nm的範圍)，以利後續形成間隙壁。然後，對多晶矽層進行如反應性離子蝕刻(RIE)的製程，以於隔離層218上的溝渠208側壁形成多晶矽間隙壁220。

然後，請參照圖2E，在經過後續半導體製程之後(如製作 閘極或位元線等)，於基板200上沉積介電層222，再形成穿過介電層222與部分硬罩幕206a的接觸窗洞224。隨後，於接觸窗洞224內形成接觸窗插塞226，以於多晶矽間隙壁220及基板200直接接觸。因為多晶矽間隙壁220的存在，接觸窗插塞226與基板200之接觸區域將增加多晶矽間隙壁220的面積，因此能降低其間的接觸阻值。

圖3A至圖3C是依照本發明的第四實施例的一種半導體結構的製造流程剖面圖，且本實施例是接續上圖2D，所以部分構件與第三實施例相同。

請參照圖3A，在形成多晶矽間隙壁220之後，可先進行其他半導體結構的製作如圖4A之位元線400，再於基板200上全面性地沉積金屬層300，並在金屬層300上沉積氮化矽頂蓋層(cap layer)302，其中上述金屬層300例如鈷層、鎳層或鈦層。

然後，請參照圖3B，進行第一次快速熱處理(RTP)製程，以於多晶矽間隙壁220的表面220a形成金屬矽化物層304(如CoSix、NiSix、TiSix等)，且此時位元線(圖4之400)表面也會形成金屬矽化物層。之後，將氮化矽頂蓋層302與剩餘的金屬層300完全移除。

接著，請參照圖3C，可進行第二次快速熱處理(RTP)製程，以降低阻值。然後，於基板200上沉積介電層306，再形成穿過介電層306與部分硬罩幕206a的接觸窗洞308，然後於接觸窗洞308內形成接觸窗插塞310，以於金屬矽化物層304、多晶矽間 隙壁220及基板200直接接觸。如以俯視的圖4B來看，接觸窗插塞310可藉由多晶矽間隙壁220，而增加與基板200之間的接觸面積C_A。

綜上所述，本發明藉由多晶矽間隙壁，增加基板與接觸窗插塞間的接觸面積，並藉此降低兩者之間的接觸電阻。因此，當本發明應用於如動態隨機存取記憶體的裝置時，毋須另外製作儲存節點結構來連接基板與線型接觸窗結構，並且能避免線型接觸窗結構所需的更多CMP製程分開線型接觸窗結構以成為各個獨立接觸窗的過程中，對周邊元件造成損害的可能性。另外，本發明還可在上述多晶矽間隙壁表面形成能降低阻值之金屬矽化物層。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基板

100a‧‧‧表面

102‧‧‧埋入式字元線

102a、104a‧‧‧頂面

104‧‧‧隔離層

106‧‧‧多晶矽間隙壁

108‧‧‧接觸窗插塞

110‧‧‧溝渠

112‧‧‧區域

114‧‧‧阻障層

116‧‧‧介電層

118‧‧‧絕緣層

120‧‧‧硬罩幕

122‧‧‧溝渠隔離結構

d1‧‧‧第一距離

d2‧‧‧第二距離

t1、t2‧‧‧厚度

Claims (10)

1. 一種半導體結構，包括：一基板，具有多數個溝渠；多數個埋入式字元線，位在所述基板的所述溝渠內，且所述埋入式字元線的頂面低於所述基板的表面一第一距離；多數個隔離層，分別位於所述埋入式字元線上的所述溝渠內，且所述隔離層的頂面低於所述基板的表面一第二距離；多數個多晶矽間隙壁，位在所述隔離層上的所述溝渠之側壁，以與所述基板直接接觸；以及多數個接觸窗插塞，位在所述基板上並分別與所述多晶矽間隙壁與所述基板電性相連。
2. 如申請專利範圍第1項所述的半導體結構，其中所述接觸窗插塞包括電容器接觸窗插塞。
3. 如申請專利範圍第1項所述的半導體結構，其中所述第二距離小於所述隔離層的厚度。
4. 如申請專利範圍第1項所述的半導體結構，其中每一所述多晶矽間隙壁的厚度在5nm~15nm之間。
5. 如申請專利範圍第1項所述的半導體結構，更包括一絕緣層，位於所述基板與每一所述埋入式字元線之間。
6. 如申請專利範圍第1項所述的半導體結構，更包括多數個金屬矽化物層，分別位於所述多晶矽間隙壁的表面，並與所述接觸窗插塞直接接觸。
7. 如申請專利範圍第6項所述的半導體結構，其中所述金屬矽化物層包括矽化鈷層、矽化鎳層或矽化鈦層。
8. 如申請專利範圍第1項所述的半導體結構，更包括多數個位元線，位在所述基板上並橫跨所述埋入式字元線。
9. 如申請專利範圍第8項所述的半導體結構，更包括多數個金屬矽化物層，分別位於所述位元線的表面。
10. 如申請專利範圍第9項所述的半導體結構，其中所述金屬矽化物層包括矽化鈷層、矽化鎳層或矽化鈦層。