TWI627705B - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明提供了半導體裝置及其製造方法。半導體裝置包含半導體基底，具有隔離槽和兩個主動區，其中兩個主動區係藉由隔離槽分隔。半導體裝置更包含第一絕緣部設置於隔離槽之下部，襯墊層設置於隔離槽之上部的側壁上，以及第二絕緣部設置於隔離槽之上部。

Description

半導體裝置及其製造方法

本發明是關於半導體裝置及其製造方法，特別是有關於隔離槽內具有襯墊層之半導體裝置及其製造方法。

在半導體裝置的製程中，藉由形成在半導體基底內的隔離槽分隔兩個主動區(active region)。為了增加半導體裝置內的元件堆疊密度以及改善裝置的整體表現，目前的技術持續地朝向縮小半導體裝置的尺寸而努力。然而隨著半導體裝置的尺寸縮減，製程寬裕度不足和製程良率下降等問題發生的機率相對提高。因此在半導體裝置的技術領域中需要可進一步縮小尺寸，並提高製程寬裕度和良率之半導體裝置及其製造方法。

本揭示提供了半導體裝置的實施例及其製造方法，透過在隔離槽內設置襯墊層，確保接觸插塞之摻質於後續的熱製程中僅會透過半導體基底上方擴散至半導體基底中，從而準確控制字元線兩側的摻質濃度，而當接觸插塞因製程變異而具有延伸部時，襯墊層更可避免延伸部中的摻質透過隔離槽上部的側壁擴散至半導體基底內，使得字元線兩側的摻質濃度產生變異，如此便可以克服在半導體裝置尺寸持續縮小的趨勢下， 由於傳統的半導體裝置中擴散的摻質距離閘極結構或其他導電結構太近，而容易產生的漏電流問題，例如負閘極偏壓時之穿隧電流(gate-induced drain leakage current，GIDL)。

根據一些實施例，提供半導體裝置。半導體裝置包含具有隔離槽和兩個主動區的半導體基底，其中兩個主動區係藉由隔離槽分隔。半導體裝置更包含設置於隔離槽之下部的第一絕緣部，設置於隔離槽之上部的側壁上的襯墊層，以及設置於隔離槽之上部的第二絕緣部。

根據一些實施例，提供半導體裝置的製造方法。半導體裝置的製造方法包含形成隔離槽於半導體基底的兩個主動區之間。半導體裝置的製造方法更包含形成第一絕緣部，填入隔離槽之下部，形成襯墊層於隔離槽之上部的側壁上，以及形成第二絕緣部，填入隔離槽之上部。

本揭示的半導體裝置可應用於多種類型的半導體裝置，例如具有接觸插塞位於隔離槽的一部分上方之半導體裝置，為讓本揭示之特徵和優點能更明顯易懂，下文特舉出應用於記憶體裝置之實施例，並配合所附圖式，作詳細說明如下。

101‧‧‧半導體基底

103、105、123‧‧‧介電層

107‧‧‧隔離槽

109‧‧‧第一絕緣部

111‧‧‧主動區

113、113’‧‧‧襯墊層

115‧‧‧第二絕緣部

117‧‧‧圖案化遮罩

119‧‧‧字元線溝槽

121‧‧‧字元線

125‧‧‧位元線溝槽

127‧‧‧位元線

127A、127C‧‧‧導電層

127B‧‧‧襯層

129‧‧‧絕緣層

131‧‧‧保護層

133‧‧‧接觸開口

134‧‧‧空隙

135‧‧‧接觸插塞

136‧‧‧延伸部

第1圖是根據本揭示的一些實施例，顯示記憶體體裝置的上視圖；第2A-2J’圖是根據本揭示的一些實施例，顯示形成記憶體裝置不同階段的剖面示意圖；第3A-3B’圖是根據本揭示的另一些實施例，顯示形成記憶 體裝置不同階段的剖面示意圖，其中第2A-2J’圖和第3A-3B’圖是顯示記憶體裝置沿第1圖線A-A的剖面示意圖。

以下參照本揭示實施例之圖式以更全面地闡述本揭示。然而，本揭示亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

第1圖是根據本揭示記憶體體裝置一些實施例的上視圖。如第1圖所示，在上視圖中，記憶體裝置在半導體基底101內具有橢圓形的主動區111和字元線121，半導體基底101上具有接觸插塞135和位元線127。

第2A-2J圖繪示本揭示記憶體裝置的製作方法的第一實施例的剖面示意圖，其係沿第1圖A-A線段繪示而成。請參照第2A圖，首先，提供半導體基底101，半導體基底101例如為矽或其他半導體基底、化合物半導體基底、合金半導體基底、絕緣層上覆矽(silicon-on-insulator，SOI)基底或輕摻雜之P型或N型基底。接著，在半導體基底101上依序形成介電層103和介電層105。介電層103和介電層105的材料例如為氧化矽、氮化矽、氮氧化矽或前述之組合，且其形成方法例如為化學氣相沉積法、原子層沉積法、旋轉塗佈法或其他合適的製程。在一些實施例中，介電層103和介電層105例如為不同的材料。舉例而言，介電層103例如為氧化矽，而介電層105例如為氮化矽。

請參照第2B圖，進行一蝕刻製程，以在半導體基底101中形成隔離槽107。隔離槽107穿過介電層103及105，並將半導體基底101分隔為兩個主動區111(後續將在主動區111形成其他元件)。在一些實施例中，隔離槽107係藉由包含乾蝕刻、溼蝕刻或前述組合之蝕刻製程所形成。接著，在隔離槽107的下部填入第一絕緣部109。第一絕緣部109的材料例如為氧化矽、氮化矽、氮氧化矽或前述之組合，且其形成方法例如是先在隔離槽107內填入絕緣材料，並回蝕(etch back)一部分位於隔離槽107上部的絕緣材料而形成。

請參照第2C圖，在隔離槽107的上部的側壁上和隔離槽107內之第一絕緣部109的頂面上形成襯墊層113，並在隔離槽107的上部，即隔離槽107內之襯墊層113上形成第二絕緣部115。在一些實施例中，襯墊層113具有一部分位於第一絕緣部109和第二絕緣部115之間，且襯墊層113在垂直於半導體基底101的表面之剖面中具有U形之形狀。襯墊層113的材料例如為氧化矽、氮化矽、氮氧化矽或前述之組合，且其形成方法例如為化學氣相沉積法、原子層沉積法、旋轉塗佈法或其他合適的製程。在一些實施例中，襯墊層113的材料例如與介電層105相同。第二絕緣部115的材料例如為氧化矽、氮化矽、氮氧化矽或前述之組合，且其形成方法例如為化學氣相沉積法、原子層沉積法、旋轉塗佈法或其他合適的製程。值得注意的是，襯墊層113之材料與第二絕緣部115之材料不同，且具有高的蝕刻選擇比。

在一些實施例中，襯墊層113和第二絕緣部115 的形成方法例如是先順應性的於半導體基底101上形成襯墊層材料(未繪示)，再毯覆性的於半導體基底101上形成絕緣材料(未繪示)，接著再以介電層105為停止層進行一平坦化製程，移除介電層105上方的襯墊層材料及絕緣材料以形成襯墊層113和第二絕緣部115。其中，平坦化製程例如可包含化學機械研磨製程、研磨(grinding)製程、蝕刻製程或其他合適的製程。

請參照第2D圖，在介電層105上形成圖案化遮罩117。圖案化遮罩117的材料例如為氧化矽或其他合適的材料，且其形成方法可例如為微影(photolithography)、雙圖案微影(double patterning)或其他合適的製程。圖案化遮罩117係在後續於半導體基底101中形成字元線溝槽119的蝕刻製程中使用(第2E圖)，未覆蓋圖案化遮罩117的區域為後續在主動區111中形成字元線的區域。

請參照第2E圖，經由圖案化遮罩117對半導體基底101進行蝕刻，移除一部分的介電層103、介電層105和半導體基底101以形成字元線溝槽119。然後，在字元線溝槽119的下部形成字元線121。字元線121例如為一閘極結構。在一些實施例中，字元線121可包含閘極電極、襯層和閘極介電層(未繪示)。相似地，字元線121係藉由在字元線溝槽119內填入閘極電極、襯層和閘極介電層的材料，並回蝕一部分位於字元線溝槽119上部的材料而形成。

請參照第2F圖，在字元線溝槽119的上部填入介電層123。介電層123的材料可包括氧化矽、氮化矽、氮氧化 矽、前述之組合或其他合適之材料，且其形成方法可例如為化學氣相沉積法、原子層沉積法或旋轉塗佈法。

請參照第2G圖，藉由一蝕刻製程移除一部分的介電層123和圖案化遮罩117，以在半導體基底101的主動區111上形成位元線溝槽125。接著，如第2H圖所示，在位元線溝槽125上形成位元線127，接著在半導體基底101上順應性地形成絕緣層129，並在半導體基底101上毯覆性地形成保護層131。然後，以絕緣層129為停止層進行一平坦化製程，以露出覆蓋位元線127之絕緣層129的上表面。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、其他合適的製程或前述之組合。

在一些實施例中，位元線127包含導電層127A、襯層127B和導電層127C，其中導電層127A的材料例如為摻雜或未摻雜之多晶矽、銅、鎢或前述之組合，襯層127B的材料例如為氮化鈦、氮化鎢、氮化鉭或前述之組合，導電層127C材料例如為鎢、銅、鋁、金、鉻、鎳、鉑、鈦、銥、銠或前述之組合，且導電層127A、襯層127B和導電層127C的形成方法例如為濺鍍法、電鍍法或電子束蒸鍍法形成。

在一些實施例中，絕緣層129和保護層131的材料例如為氧化矽、氮化矽、氮氧化矽或前述之組合，且其形成方法例如為化學氣相沉積法、原子層沉積法或旋轉塗佈法。在一些實施例中，絕緣層129和保護層131可由相同或不同之材料所形成。

請參照第2I圖，在自我對準接觸開口的製程中 (self-aligned contact opening)，實施一蝕刻製程，移除一部分的保護層131、絕緣層129和圖案化遮罩117以形成接觸開口133。在一些實施例中，接觸開口133係藉由乾蝕刻、溼蝕刻或前述之組合所形成。接著，請參照第2J圖，在接觸開口133內填入導電材料以形成接觸插塞135。在一些實施例中，接觸插塞135的材料例如為摻雜之多晶矽。

請參照第2I’-2J’圖，在本揭示的一些實施例中，由於記憶體裝置的製程可能會發生製程變異，因此，在形成接觸開口133的過程中，部分的第二絕緣部115可能會進一步被移除而在隔離槽107中形成空隙134。因此，在後續接觸開口133內形成的接觸插塞135可能會進一步延伸至隔離槽107中(如圖2J’所示)。詳細而言，接觸插塞135係具有延伸至隔離槽107上部且介於襯墊層113和第二絕緣部115之間的一延伸部136。換言之，隔離槽107中的襯墊層113會位於接觸插塞135的延伸部136與半導體基底101之間。

第3A-3B圖繪示本揭示記憶體裝置的製作方法的第二實施例的剖面示意圖，其係沿第1圖A-A線段繪示而成。本實施例之製作方法大致如前實施例相同，差別在於第2C圖的步驟中，本實施例在隔離槽107的上部的側壁上和隔離槽107內之第一絕緣部109的頂面上形成U型的襯墊層113之後，並在形成第二絕緣部115之前，更包括實施一蝕刻製程，移除襯墊層113在第一絕緣部109之頂面上的部分(即第2C圖所示在第一絕緣部109和第二絕緣部115之間的部分)，以形成襯墊層113’，如第3A圖所示。詳細而言，襯墊層113同時覆蓋 隔離槽107上部的側壁及第一絕緣部109的頂部，而襯墊層113’僅覆蓋隔離槽107上部的側壁。

請參照第3B圖，本實施例的記憶體裝置由於移除了襯墊層113在第一絕緣部109之頂面上部分，因此後續形成的第二絕緣部115會與第一絕緣部109接觸。

請參照第3B’圖，在本揭示的一些實施例中，由於記憶體裝置的製程可能會發生製程變異，因此，在形成接觸開口133的過程中(即第2I圖的步驟)，部分的第二絕緣部115可能會進一步移除而在隔離槽107中形成空隙134(相似於第2I’圖)。因此，在開口133內填入的接觸插塞135會進一步延伸至隔離槽107中。詳細而言，接觸插塞135係具有延伸至隔離槽107上部且介於襯墊層113’和第二絕緣部115之間的一延伸部136，如第3B’圖所示。換言之，隔離槽107中的襯墊層113’會位於導體層135之延伸部136與半導體基底101之間。

本揭示藉由形成於隔離槽109側壁的襯墊層133/133’，可確保接觸插塞135之摻質於後續的熱製程中僅會透過半導體基底101上方擴散至半導體基底101中，從而準確控制字元線兩側的摻質濃度。詳細而言，當接觸插塞135因製程變異而具有延伸部136時，可避免延伸部136中的摻質透過隔離槽107上部的側壁擴散至半導體基底101內，使得字元線兩側的摻質濃度產生變異，而導致閘極引發汲極漏電流的問題。此外，當襯墊層113具有U形結構時，更可防止當製程產生變異時，空隙134延伸至隔離槽107下部，避免接觸插塞135之延伸部136中的摻質透過隔離槽107下部擴散至半導體基底 101中。綜合而言，本揭示透過襯墊層的設置，可確保當製程發生變異時，接觸插塞的摻質僅透過半導體基底的表面擴散至半導體基板中，在半導體裝置尺寸持續縮小的趨勢下，同時提高製程寬裕度和良率。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (9)

1. 一種半導體裝置，包括：一半導體基底，具有一隔離槽和兩個主動區，其中該兩個主動區係藉由該隔離槽分隔；一第一絕緣部，設置於該隔離槽之一下部中；一襯墊層，設置於該隔離槽內，且位於該隔離槽之一上部的側壁上；一第二絕緣部，設置於該隔離槽之該上部中；以及一接觸插塞，設置於該半導體基底上，其中該接觸插塞具有一延伸部，延伸進入該隔離槽且介於該第二絕緣部與該襯墊層之間。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一絕緣部接觸該第二絕緣部。
3. 如申請專利範圍第1項所述之半導體裝置，其中該襯墊層更具有一部份設置於該第一絕緣部和該第二絕緣部之間，且該襯墊層在垂直於該半導體基底的表面之剖面中具有一U形之形狀。
4. 如申請專利範圍第1項所述之半導體裝置，其中該襯墊層之材料與該第二絕緣部之材料不同。
5. 如申請專利範圍第1項所述之半導體裝置，其中該襯墊層介於該延伸部與該半導體基底之間。
6. 一種半導體裝置的製造方法，包括：形成一隔離槽於一半導體基底的兩個主動區之間；形成一第一絕緣部，填入該隔離槽之一下部； 形成一襯墊層於該隔離槽內，且位於該隔離槽之一上部的側壁上；形成一第二絕緣部，填入該隔離槽之該上部；形成一絕緣層於該半導體基底上；實施一蝕刻製程，移除一部分該絕緣層和一部分該第二絕緣部，以形成一開口於該絕緣層中和一空隙於該第二絕緣部中；以及形成一接觸插塞填入該開口，其中該接觸插塞具有一延伸部，該延伸部填入該空隙且介於該第二絕緣部與該襯墊層之間。
7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該襯墊層更具有一部份形成於該第一絕緣部和該第二絕緣部之間，且該襯墊層在垂直於該半導體基底的表面之剖面中具有一U形之形狀。
8. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中在形成第二絕緣部之前，更包括移除該襯墊層在該第一絕緣部和該第二絕緣部之間的該部分，使得該第一絕緣部接觸之後形成的該第二絕緣部。
9. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該第二絕緣部與該襯墊層相比具有較高的蝕刻選擇性。