CN110034010B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN110034010B CN110034010B CN201810027190.4A CN201810027190A CN110034010B CN 110034010 B CN110034010 B CN 110034010B CN 201810027190 A CN201810027190 A CN 201810027190A CN 110034010 B CN110034010 B CN 110034010B
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- mask layer
- initial
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 135
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 239000010410 layer Substances 0.000 claims abstract description 356
- 239000002346 layers by function Substances 0.000 claims abstract description 69
- 238000005530 etching Methods 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000000463 material Substances 0.000 claims description 22
- 239000007789 gas Substances 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 4
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052794 bromium Inorganic materials 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 229910052801 chlorine Inorganic materials 0.000 claims description 3
- 239000000460 chlorine Substances 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 description 10
- 238000000059 patterning Methods 0.000 description 9
- 239000006117 anti-reflective coating Substances 0.000 description 7
- 238000004528 spin coating Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910000167 hafnon Inorganic materials 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical group [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- -1 such as: al Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底，所述衬底包括第一区和位于所述第一区两侧的第二区；在所述衬底第一区和第二区上形成功能层；在所述第一区功能层上形成初始掩膜层；对所述初始掩膜层进行刻蚀处理，形成掩膜层，所述掩膜层邻近所述第二区的侧壁的厚度大于所述掩膜层中心的厚度；所述刻蚀处理之后，以所述掩膜层为掩膜对所述功能层进行刻蚀，在所述第二区功能层中形成沟槽。所述形成方法能够精确控制相邻沟槽之间的间距，改善所形成的半导体结构性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着高密度、高集成度的方向发展。为了提高半导体器件的集成度，半导体器件的尺寸越来越小，甚至达到了光刻的极限。
为了减小光学邻近效应的影响，现有技术发展了多重图形化工艺，包括双重图形化工艺、三重图形化工艺及四重图形化工艺。
双重图形化工艺能够有效的降低制作小尺寸图形的难度，在形成小尺寸图形中具有重要应用。双重图形化工艺包括自对准型双重曝光(SADP)技术、多重曝光多重刻蚀技术(LELELE)技术和单刻蚀双重图形化技术。
然而，现有技术中通过双重图形化工艺形成的半导体结构的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和位于所述第一区两侧的第二区；在所述衬底第一区和第二区上形成功能层；在所述第一区功能层上形成初始掩膜层；对所述初始掩膜层进行刻蚀处理，形成掩膜层，所述掩膜层邻近所述第二区的侧壁的厚度大于所述掩膜层中心的厚度；所述刻蚀处理之后，以所述掩膜层为掩膜对所述功能层进行刻蚀，在所述第二区功能层中形成沟槽。
可选的，所述刻蚀处理的步骤包括：形成覆盖所述初始掩膜层邻近所述第二区侧壁的牺牲层，所述牺牲层暴露出所述掩膜层顶部表面；以所述牺牲层为掩膜对所述初始掩膜层进行刻蚀，形成掩膜层。
可选的，形成所述牺牲层的步骤包括：形成覆盖所述初始掩膜层侧壁和顶部表面的初始牺牲层；去除所述初始掩膜层顶部表面的初始牺牲层，形成牺牲层。
可选的，所述初始牺牲层的材料为旋涂碳或旋涂氧化硅。
可选的，对所述功能层进行刻蚀之前，还包括：去除所述第二区牺牲层。
可选的，形成所述初始牺牲层的工艺包括化学气相沉积工艺或旋涂工艺；去除所述初始掩膜层顶部表面的初始牺牲层的工艺包括：化学机械研磨工艺、湿法刻蚀和干法刻蚀工艺中的一种或多种组合。
可选的，形成所述初始牺牲层的工艺包括旋涂工艺，去除所述初始掩膜层顶部表面的初始牺牲层的工艺包括干法刻蚀工艺；去除所述初始掩膜层顶部表面的初始牺牲层的刻蚀气体包括碳氟基气体。
可选的，形成所述掩膜层之后，形成沟槽之前，还包括：在所述功能层上形成第一图形层，所述第一图形层暴露出所述第二区功能层和掩膜层；对所述功能层进行刻蚀的过程中，还以所述第一图形层为掩膜。
可选的，所述刻蚀处理的步骤包括：形成覆盖所述初始掩膜层邻近所述第二区侧壁的牺牲层，所述牺牲层暴露出所述掩膜层顶部表面；以所述牺牲层为掩膜对所述初始掩膜层进行刻蚀，形成掩膜层；形成掩膜层之后，还包括：去除所述牺牲层。
可选的，形成所述第一图形层之前，去除所述牺牲层；或者，形成所述第一图形层之后，去除所述牺牲层。
可选的，以所述牺牲层为掩膜对所述初始掩膜层进行刻蚀的刻蚀气体包括：氯基气体或溴基气体中的一种或多种组合。
可选的，所述初始掩膜层的厚度为300埃～800埃。
可选的，所述掩膜层邻近所述第二区的侧壁的厚度与所述掩膜层中心的厚度差为27埃～33埃。
可选的，所述掩膜层的材料为BN、TiN或氮化硅。
可选的，所述功能层的材料包括氧化硅或低k介质材料；所述形成方法还包括：在所述沟槽中形成导电结构。
可选的，形成功能层之前还包括：分别在所述第一区和第二区衬底中形成掺杂层；所述功能层覆盖所述掺杂层；所述沟槽底部暴露出第二区掺杂层；所述导电结构与所述第二掺杂层接触。
可选的，所述衬底包括基底，所述基底包括第一区和位于所述第一区两侧的第二区；分别位于所述第一区和第二区衬底上的鳍部；所述掺杂层位于所述鳍部中。
可选的，所述功能层包括：位于所述衬底上的栅介质层；位于所述栅介质层上的栅极层；所述形成方法还包括：在所述沟槽中形成介质层。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括第一区和位于所述第一区两侧的第二区；位于所述衬底第一区和第二区上的功能层；位于所述第一区功能层上的掩膜层，所述掩膜层邻近所述第二区的侧壁的厚度大于所述掩膜层中心的厚度。
可选的，所述掩膜层邻近所述第二区的侧壁的厚度与掩膜层中心的厚度的差为27埃～33埃。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，对所述功能层进行刻蚀之前，对所述初始掩膜层进行刻蚀处理，形成掩膜层。所述掩膜层邻近所述第二区的侧壁的厚度大于所述掩膜层中心的厚度，在刻蚀所述功能层的过程中，即使所述掩膜层侧壁的刻蚀速率大于所述掩膜层中心的刻蚀速率，从而不容易使掩膜层邻近所述第二区的侧壁的厚度大于掩膜层中心的厚度，进而不容易使相邻沟槽之间的间距过小，进而能够改善半导体结构的性能。
进一步，对所述初始掩膜层进行刻蚀之前，形成覆盖所述初始掩膜层侧壁的牺牲层。对所述初始掩膜层进行刻蚀的过程中，由于所述牺牲层的投影效应，使所述初始掩膜层侧壁的刻蚀速率小于所述初始掩膜中心的刻蚀速率，从而使所述掩膜层中心厚度小于所述掩膜层侧壁的厚度。
附图说明
图1和图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所形成半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析所形成半导体结构的性能较差的原因：
图1和图2是本发明的半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100包括断开区A和位于所述断开区A两侧的连接区B，所述衬底100断开区A和连接区B上分别具有鳍部101。
继续参考图1，在所述隔离结构110上形成介质层120，所述介质层120覆盖所述鳍部101顶部和侧壁；在所述介质层120上形成图形化的掩膜层131，所述掩膜层131覆盖所述断开区A介质层120；在所述介质层120和掩膜层131上形成平坦层130；在所述平坦层上形成图形化的光刻胶132。
请参考图2，以所述光刻胶132和掩膜层131为掩膜对所述介质层120进行刻蚀，至暴露出所述掺杂层102，在所述介质层120中形成沟槽133。
后续形成所述沟槽133之后，在所述沟槽133中形成导电结构。
其中，为了提高所形成半导体结构的集成度，所述掩膜层131的厚度较小。由于所述掩膜层131的厚度较小，在刻蚀所述介质层120的过程中，所述掩膜层131边缘容易产生损耗，导致所述掩膜层131沿鳍部101宽度方向的尺寸减小，从而使所述沟槽133的长度不容易控制。因此，所述形成方法容易导致所述沟槽133底部容易暴露出所述断开区A掺杂层102，进行使所述导电结构与所述断开区A掺杂层102接触，影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述第一区功能层上形成初始掩膜层；对所述初始掩膜层进行刻蚀处理，形成掩膜层，所述掩膜层邻近所述第二区的侧壁的厚度大于所述掩膜层中心的厚度；所述刻蚀处理之后，以所述掩膜层为掩膜对所述功能层进行刻蚀，在所述第二区功能层中形成沟槽。所述形成方法能够精确控制相邻沟槽之间的间距，改善所形成的半导体结构性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3和图4，图4是图3沿切割线1-2的剖面图，提供衬底，所述衬底包括第一区I和位于所述第一区I两侧的第二区II。
本实施例中，所述第二区II用于形成沟槽；所述第一区I用于实现相邻第二区II之间的隔离。
本实施例中，所述衬底还包括：位于所述第一区I和第二区II两侧的第三区。所述第三区用于实现第二区与衬底上其他区域的隔离。
本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底，例如硅衬底、锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
本实施例中，所述基底200和鳍部201的材料为硅、锗或硅锗。
本实施例中，为了提高所形成半导体结构的集成度，所述鳍部201的宽度较小，相邻鳍部201之间的间距较小。
所述形成方法还包括：在所述基底200上形成隔离结构210，所述隔离结构210覆盖所述鳍部201部分侧壁，所述隔离结构210表面低于所述鳍部201顶部表面。
继续参考图3和图4，在所述衬底上形成栅极结构(图中未示出)；在所述衬底中形成掺杂层202。
本实施例中，所形成半导体结构为MOS晶体管。
本实施例中，所述栅极结构横跨所述鳍部201，且覆盖所述鳍部201部分侧壁和顶部表面。
本实施例中，所形成半导体结构为MOS晶体管。所述掺杂层202用做所形成半导体结构的源区和漏区。所述掺杂层202位于所述栅极结构两侧的鳍部201中。
在其他实施例中，所形成半导体结构为二极管、双极型场效应晶体管或电阻，可以不形成所述栅极结构。当所形成半导体结构为二极管时，所述掺杂层用于形成二极管的正极或负极；当所形成半导体结构为双极型场效应晶体管时，所述掺杂层用于形成双极型场效应晶体管的基极、集电极或发射极。
本实施例中，通过前栅工艺形成所述栅极结构和掺杂层202。
本实施例中，所述栅极结构包括：横跨所述鳍部201的栅介质层，所述栅介质层位于所述鳍部201部分侧壁和顶部表面；位于所述栅介质层上的栅极230；位于所述栅极230上的保护层232；覆盖所述栅极230侧壁的侧墙231。
所述保护层232和侧墙231用于后续刻蚀功能层220的过程中保护所述栅极230，减少栅极230的损耗。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中，所述栅介质层的材料为高k介质材料，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。或者，所述栅介质层包括：横跨所述鳍部201的栅氧化层；位于所述栅氧化层表面的高k介质层。所述栅氧化层的材料为氧化硅，所述高k介质层的材料为高k介质材料。
本实施例中，所述栅极230的材料为多晶硅、多晶锗或多晶硅锗。在其他实施例中，所述栅极的材料为金属，例如：Al、Cu、Ag、Au、Ni、Ti、W、WN或Wsi。
所述保护层232和侧墙231的材料为氮化硅或氮氧化硅。
继续参考图3和图4，在所述衬底第一区I和第二区II上形成功能层220。
本实施例中，所述功能层220用于实现衬底与外部电路的电隔离。在其他实施例中，所述形成方法不形成图3所示的栅极结构，所述功能层用于形成栅极结构；形成所述沟槽之后，在所述沟槽底部的衬底中形成掺杂层。
所述介质层还位于第三区III衬底上。具体的，所述功能层位于所述第一区I、第二区II和第三区III隔离结构210上。
本实施例中，所述功能层220覆盖所述栅极结构侧壁和顶部，以及所述掺杂层202顶部和侧壁。
本实施例中，通过后栅工艺形成所述半导体结构。在其他实施例中，还可以通过前栅工艺形成所述半导体结构。
所述功能层220的材料为氧化硅或低k(k小于3.9)介质材料，低k(k小于3.9)介质材料包括：碳掺杂的氧化硅、氮掺杂的碳化硅或氟硅玻璃。
形成所述功能层220的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
后续在所述第一区I功能层220上形成初始掩膜层。
本实施例中，形成所述初始掩膜层的步骤如图5和图6所示。
请参考图5，在所述功能层220上形成掩膜材料层230；在所述第二区II掩膜材料层230上形成第二图形层242。
所述掩膜材料层230用于后续形成初始掩膜层；所述第二图形层242用于刻蚀所述掩膜材料层230的掩膜。
本实施例中，所述掩膜材料层230的材料为BN或TiN。在其他实施例中，所述掩膜材料层的材料为氮化硅或氮氧化硅。
所述第二图形层242为光刻胶。形成所述第二图形层242的工艺包括旋涂工艺。
形成所述第二图形层242之前，还包括：在所述功能层220上形成第二抗反射涂层244。
所述第二抗反射涂层244用于减小掩膜材料层230对光的反射作用。
形成所述第二抗反射涂层244的工艺包括旋涂工艺。
请参考图6，以所述第二图形层242为掩膜对所述掩膜材料层230(如图5所示)进行刻蚀，去除所述第二区II的掩膜材料层230，形成初始掩膜层231。
所述初始掩膜层231用于后续形成掩膜层。
本实施例中，对所述掩膜材料层230进行刻蚀的工艺包括干法刻蚀工艺。在其他实施例中，对所述掩膜材料层进行刻蚀的工艺包括湿法刻蚀工艺。
如果所述初始掩膜层231的厚度过小，容易导致后续形成的掩膜层232的厚度过小，不利于后续形成沟槽的过程中保护所述第一区I功能层220；如果所述初始掩膜层231的厚度过大，容易增加所形成半导体结构的集成度。具体的，所述初始掩膜层231的厚度为300埃～800埃。
所述初始掩膜层231的宽度为初始掩膜层231沿鳍部201宽度方向上的尺寸。
后续对所述初始掩膜层231进行刻蚀处理，形成掩膜层232，所述掩膜层232邻近所述第二区II的侧壁的厚度大于所述掩膜层232中心的厚度。
本实施例中，所述刻蚀处理的步骤如图7至图9所示。
后续形成覆盖所述初始掩膜层231邻近所述第二区II侧壁的牺牲层241，所述牺牲层241暴露出所述掩膜层232顶部表面。
本实施例中，形成所述牺牲层241的步骤如图7和图8所示。
请参考图7，形成覆盖所述初始掩膜层231侧壁和顶部表面的初始牺牲层240。
所述初始牺牲层240用于后续形成牺牲层241。
本实施例中，所述初始牺牲层位于所述第二区II和第三区III功能层220，以及所述初始掩膜层231上。
本实施例中，所述初始牺牲层240的材料为氧化硅。氧化硅的隔离性好，在后续工艺过程中可以不去除所述第三区初始牺牲层240，从而能够简化工艺流程。在其他实施例中，所述初始牺牲层240的材料为旋涂碳或旋涂氮化硅。
本实施例中，形成所述初始牺牲层240的工艺包括旋涂工艺。通过旋涂工艺形成的初始牺牲层240的间隙填充能力和阶梯覆盖性好，能够在后续刻蚀初始掩膜层231的过程中充分保护所述初始掩膜层231侧壁。
在其他实施例中，形成所述初始牺牲层的工艺包括：化学气相沉积工艺或原子层沉积工艺。
本实施例中，所述初始牺牲层240表面高于所述初始掩膜层231顶部表面。
请参考图8，去除所述初始掩膜层231顶部表面的初始牺牲层240，形成牺牲层241。
所述牺牲层241用于后续刻蚀所述初始掩膜层231的过程中保护所述初始掩膜层231侧壁，使后续刻蚀初始掩膜层231的过程中，初始掩膜层231侧壁的刻蚀速率小于初始掩膜层231中心的刻蚀速率，从而使掩膜层232侧壁的厚度大于掩膜层232中心的厚度。
去除所述初始掩膜层231顶部表面的初始牺牲层240的工艺包括干法刻蚀工艺。本实施例中，去除所述初始掩膜层231顶部表面的初始牺牲层240的刻蚀气体包括碳氟基气体。
在其他实施例中，去除所述初始掩膜层顶部表面的初始牺牲层的工艺包括湿法刻蚀工艺或化学机械研磨工艺。
本实施例中，所述牺牲层241位于所述功能层220和所述初始掩膜层231侧壁。在其他实施例中，所述牺牲层仅位于所述初始掩膜层231。形成所述初始牺牲层的工艺包括化学气相沉积工艺或原子层沉积工艺。去除所述初始掩膜层顶部表面的初始牺牲层的工艺包括各向异性干法刻蚀工艺。
请参考图9，以所述牺牲层241为掩膜对所述初始掩膜层231进行刻蚀，形成掩膜层232，所述掩膜层232邻近所述第二区II的侧壁的厚度大于所述掩膜层232中心的厚度。
由于所述牺牲层241覆盖所述初始掩膜层231侧壁，对所述初始掩膜层231进行刻蚀的过程中，由于所述牺牲层241的投影效应，使所述初始掩膜层231侧壁的刻蚀速率小于所述初始掩膜中心的刻蚀速率，从而使所述掩膜层232中心厚度小于所述掩膜层232侧壁的厚度。
对所述初始掩膜层231进行刻蚀的工艺包括各向异性干法刻蚀工艺。各向异性干法刻蚀工艺在纵向上的刻蚀速率大于横向刻蚀速率，从而能够减小初始掩膜层231侧壁的刻蚀速率，进而有利于使掩膜层232中心厚度小于所述掩膜层232侧壁的厚度。
本实施例中，对所述初始掩膜层231进行刻蚀的刻蚀气体包括：氯基气体或溴基气体中的一种或多种组合。
后续所述刻蚀处理之后，以所述掩膜层232为掩膜对所述功能层220进行刻蚀，在所述第二区II功能层220中形成沟槽。
请参考图10，所述刻蚀处理之后，在所述功能层220上形成图形化的第一图形层253，所述第一图形层253暴露出所述第二区II功能层220和掩膜层232。
所述第一图形层253用做后续刻蚀所述功能层220的掩膜。
所述第一图形层253为光刻胶，形成所述第一图形层253的工艺包括旋涂工艺。
形成所述第一图形层253之前，所述形成方法还包括：在所述牺牲层241和所述掩膜层232上形成平坦层251；在所述平坦层251上形成第一抗反射涂层252。所述第一图形层253位于所述第一抗反射涂层252上。
所述平坦层251用于为形成第一图形层253提供平坦的光刻表面；所述第一抗反射涂层252用于减少掩膜层232和牺牲层241对光的反射作用。
所述平坦层251的材料为有机介质材料。
在其他实施例中，还可以不形成所述第一图形层、第一抗反射涂层和平坦层。
请参考图11，以掩膜层232为掩膜对所述功能层220进行刻蚀，在所述功能层220中形成沟槽。
需要说明的是，由于掩膜层232侧壁的厚度大于所述掩膜层232中心厚度，在刻蚀所述功能层220的过程中，即使所述掩膜层232侧壁的刻蚀速率大于所述掩膜层232中心的刻蚀速率，从而不容易使掩膜层232沿第一区I和第二区II排列方向上的尺寸减小，进而不容易使相邻沟槽之间的间距过小，进而能够改善半导体结构的性能。
本实施例中，所述功能层220上还具有第一图形层253，刻蚀所述功能层220的过程还以所述第一图形层253(如图10所示)为掩膜。
具体的，本实施例中，所述沟槽底部不容易暴露出所述第一区I掺杂层202，从而能够防止后续形成的导电结构位于所述第一区I掺杂层202表面，从而能够减少漏电。
本实施例，所述沟槽用于形成导电结构。在其他实施例中，所述功能层用于形成栅极结构，则所述沟槽用于实现相邻第二区栅极结构之间的隔离。
对所述功能层220进行刻蚀的工艺包括干法刻蚀工艺，干法刻蚀工艺具有良好的线宽控制作用，能够精确控制所述沟槽的长度。
本实施例中，对所述功能层220进行刻蚀的刻蚀气体包括碳氟基气体。
本实施例中，所述沟槽底部暴露出所述第二区II掺杂层202。在其他实施例中，所述功能层用于形成栅极结构，所述沟槽贯穿所述功能层。
对所述功能层220进行刻蚀之前，形成掩膜层232之后，所述形成方法还包括：去除所述第二区II牺牲层241。
本实施例中，以所述掩膜层232和第一图形层53为掩膜对所述牺牲层241进行刻蚀，去除所述第二区II牺牲层241。在其他实施例中，形成所述第一图形层之前，形成掩膜层之后，去除所述牺牲层。
请参考图12，在所述沟槽中形成导电结构260。
本实施例中，所述导电结构260用于实现所述掺杂层202与外部电路的电连接。在其他实施例中，所述功能层用于形成栅极结构，所述形成方法包括:在所述沟槽中形成介质层，所述介质层用于实现相邻第二区栅极结构之间的电隔离。
所述导电结构260包括：位于所述沟槽底部暴露出的掺杂层202表面的金属化物层；位于所述沟槽中的导电层，所述金属化物层位于所述导电层和掺杂层202之间。
所述金属化物层的材料为镍硅或钴硅。
所述导电层的材料为铝、钨或铜。
本实施例中，形成所述导电结构260之后，可以不去除所述牺牲层241。在其他实施例中，形成所述掩膜层之后，还包括：去除牺牲层。具体的，形成所述第一图形层之前，去除所述牺牲层；或者，形成所述第一图形层之后，去除所述牺牲层。
继续参考图9，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一区I和位于所述第一区I两侧的第二区II；位于所述衬底第一区I和第二区II上的功能层220；位于所述第一区I功能层220上的掩膜层232，所述掩膜层232邻近所述第二区II的侧壁的厚度大于所述掩膜层232中心的厚度。
所述半导体结构还包括：位于所述第一区I和第二区II功能层220上的牺牲层241。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区和位于所述第一区两侧的第二区；
在所述衬底第一区和第二区上形成功能层；
在所述第一区功能层上形成初始掩膜层；
对所述初始掩膜层进行刻蚀处理，形成掩膜层，所述掩膜层邻近所述第二区的侧壁的厚度大于所述掩膜层中心的厚度；
所述刻蚀处理之后，以所述掩膜层为掩膜对所述功能层进行刻蚀，在所述第二区功能层中形成沟槽；
所述刻蚀处理的步骤包括：形成覆盖所述初始掩膜层邻近所述第二区侧壁的牺牲层，所述牺牲层暴露出所述掩膜层顶部表面；以所述牺牲层为掩膜对所述初始掩膜层进行刻蚀，形成掩膜层；
形成所述牺牲层的步骤包括：形成覆盖所述初始掩膜层侧壁和顶部表面的初始牺牲层；去除所述初始掩膜层顶部表面的初始牺牲层，形成牺牲层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始牺牲层的材料为旋涂碳或旋涂氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述功能层进行刻蚀之前，还包括：去除所述第二区牺牲层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述初始牺牲层的工艺包括化学气相沉积工艺或旋涂工艺；
去除所述初始掩膜层顶部表面的初始牺牲层的工艺包括：化学机械研磨工艺、湿法刻蚀和干法刻蚀工艺中的一种或多种组合。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述初始牺牲层的工艺包括旋涂工艺，去除所述初始掩膜层顶部表面的初始牺牲层的工艺包括干法刻蚀工艺；去除所述初始掩膜层顶部表面的初始牺牲层的刻蚀气体包括碳氟基气体。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掩膜层之后，形成沟槽之前，还包括：在所述功能层上形成第一图形层，所述第一图形层暴露出所述第二区功能层和掩膜层；对所述功能层进行刻蚀的过程中，还以所述第一图形层为掩膜。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述刻蚀处理的步骤包括：形成覆盖所述初始掩膜层邻近所述第二区侧壁的牺牲层，所述牺牲层暴露出所述掩膜层顶部表面；以所述牺牲层为掩膜对所述初始掩膜层进行刻蚀，形成掩膜层；
形成掩膜层之后，还包括：去除所述牺牲层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第一图形层之前，去除所述牺牲层；或者，形成所述第一图形层之后，去除所述牺牲层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述牺牲层为掩膜对所述初始掩膜层进行刻蚀的刻蚀气体包括：氯基气体或溴基气体中的一种或多种组合。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始掩膜层的厚度为300埃～800埃。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层邻近所述第二区的侧壁的厚度与所述掩膜层中心的厚度差为27埃～33埃。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为BN、TiN或氮化硅。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功能层的材料包括氧化硅或低k介质材料；所述形成方法还包括：在所述沟槽中形成导电结构。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成功能层之前还包括：分别在所述第一区和第二区衬底中形成掺杂层；所述功能层覆盖所述掺杂层；所述沟槽底部暴露出第二区掺杂层；所述导电结构与所述第二掺杂层接触。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述衬底包括基底，所述基底包括第一区和位于所述第一区两侧的第二区；分别位于所述第一区和第二区衬底上的鳍部；所述掺杂层位于所述鳍部中。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功能层包括：位于所述衬底上的栅介质层；位于所述栅介质层上的栅极层；
所述形成方法还包括：在所述沟槽中形成介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810027190.4A CN110034010B (zh) | 2018-01-11 | 2018-01-11 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810027190.4A CN110034010B (zh) | 2018-01-11 | 2018-01-11 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110034010A CN110034010A (zh) | 2019-07-19 |
| CN110034010B true CN110034010B (zh) | 2021-06-08 |
Family
ID=67234678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810027190.4A Active CN110034010B (zh) | 2018-01-11 | 2018-01-11 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110034010B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113078049A (zh) * | 2020-01-06 | 2021-07-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895256A (en) * | 1997-10-18 | 1999-04-20 | United Microelectronics Corporation | Method for manufacturing LOCOS structure |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6793778B2 (en) * | 2002-07-15 | 2004-09-21 | Hitachi Global Storage Technologies Netherlands N.V. | Method of fabricating slider pads for a transducer operating with moving magnetic media |
| CN101344721A (zh) * | 2007-07-11 | 2009-01-14 | 上海宏力半导体制造有限公司 | 光刻方法 |
| CN102054684B (zh) * | 2009-11-10 | 2012-10-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105244278B (zh) * | 2014-07-08 | 2018-06-12 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的形成方法 |
| CN106486364B (zh) * | 2015-08-25 | 2019-11-01 | 中芯国际集成电路制造(北京)有限公司 | 三维晶体管的形成方法 |
-
2018
- 2018-01-11 CN CN201810027190.4A patent/CN110034010B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895256A (en) * | 1997-10-18 | 1999-04-20 | United Microelectronics Corporation | Method for manufacturing LOCOS structure |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110034010A (zh) | 2019-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210384327A1 (en) | Structure and Method for Vertical Tunneling Field Effect Transistor with Leveled Source and Drain | |
| US11721763B2 (en) | Semiconductor device and manufacturing method thereof | |
| US9406669B2 (en) | Method and structure for vertical tunneling field effect transistor and planar devices | |
| US20210398976A1 (en) | Semiconductor structure and fabrication method thereof | |
| CN111863711B (zh) | 半导体结构及其形成方法 | |
| US10991828B2 (en) | Semiconductor structure and method of forming the same | |
| CN106611711A (zh) | 半导体器件的形成方法 | |
| US20240021728A1 (en) | Semiconductor structure and fabrication method thereof | |
| CN110034010B (zh) | 半导体结构及其形成方法 | |
| CN111863933B (zh) | 半导体结构及其形成方法 | |
| CN110047741B (zh) | 半导体结构及其形成方法 | |
| CN112151605B (zh) | 半导体结构及其形成方法 | |
| CN111863723B (zh) | 半导体结构及其形成方法 | |
| TWI715711B (zh) | 半導體元件及其製造方法 | |
| CN114068396B (zh) | 半导体结构及其形成方法 | |
| US11916133B2 (en) | Self-aligned contact structures | |
| US11742398B2 (en) | Semiconductor device with isolation between conductive structures | |
| CN111755335B (zh) | 半导体结构及其形成方法 | |
| CN113745113B (zh) | 半导体器件及其形成方法 | |
| CN112310198B (zh) | 半导体结构及其形成方法 | |
| US20230386920A1 (en) | Metal gate process and related structure | |
| CN111863710B (zh) | 半导体结构及其形成方法 | |
| CN114078751A (zh) | 掩膜版、半导体结构及其形成方法 | |
| TWI627705B (zh) | 半導體裝置及其製造方法 | |
| CN107275329B (zh) | 半导体器件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |