JP2009147269A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】電気的特性に優れたキャパシタ構造を有し、且つキャパシタ形成に起因する動作不良が抑えられた半導体装置を提供する。
【解決手段】半導体基板上の層間絶縁膜に設けられた導電プラグ、及びこの導電プラグ上に接続された下部電極と、この下部電極上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極とを有するキャパシタを備えた半導体装置において、前記下部電極が、柱状導電体と、この柱状導電体の少なくとも側面周囲に設けられた導電外層とを有し、前記誘電体膜が、前記下部電極の少なくとも側面周囲を覆うように前記導電外層に接して設けられている。
【選択図】図１（ｉ）
【解決手段】半導体基板上の層間絶縁膜に設けられた導電プラグ、及びこの導電プラグ上に接続された下部電極と、この下部電極上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極とを有するキャパシタを備えた半導体装置において、前記下部電極が、柱状導電体と、この柱状導電体の少なくとも側面周囲に設けられた導電外層とを有し、前記誘電体膜が、前記下部電極の少なくとも側面周囲を覆うように前記導電外層に接して設けられている。
【選択図】図１（ｉ）
Description
本発明は、キャパシタを有する半導体装置およびその製造方法に関するものである。
ＤＲＡＭ（Dynamic Random Access Memory）のセル構造には、例えば非特許文献１に記載されているように様々な構造がある。このセル構造は、スタックキャパシタを有するスタック型と、トレンチキャパシタを有するトレンチ型がある。いずれもキャパシタ電極の表面積を大きくするために開発された構造である。
スタック型セルは、円筒形状の蓄積電極を持つ円筒型構造を有するものが多く、この円筒型構造には、円筒の内壁だけを利用する構造、内壁および外壁を利用する構造がある。
同じ径および高さの円筒であれば、内壁および外壁を利用する構造の方が表面積が大きいため有利である。しかし、微細化が進むと、円筒の径に対してキャパシタを構成する電極および誘電体の膜厚が無視できなくなり、円筒の内壁と外壁の両方を利用することは難しくなる。また、キャパシタの製造工程中に円筒と円筒との間の絶縁膜を除去する必要があるため、その絶縁膜除去により支えがなくなった円筒が倒壊し、動作不良の原因となるという問題がある。特許文献１には、このような円筒型構造のキャパシタの問題を解決するための技術が記載されている。
一方、円筒の内壁だけを利用する構造は、このような製造上の問題がなく、比較的製造しやすい。しかし、微細化が進むと、円筒内壁の被覆性が不十分になる問題がある。
このような被覆性の問題を有しない他のキャパシタ構造として、ペデスタル型と呼ばれる、円柱体の表面を利用する構造が提案されている。非特許文献２によると、２００７年以降のスタック型キャパシタはペデスタル型を前提にロードマップが記載されている。しかし、ペデスタル型においても、キャパシタの製造工程中に円柱体と円柱体との間の絶縁膜を一旦除去する必要があるため円柱体が倒壊するという問題がある。
特開２００６−２９４９９２号公報
角南英夫、「ギガビットＤＲＡＭ時代の新しいスケーリング則」、日経マイクロデバイス、日経ＢＰ社、１９９６年１２月号、１１２−１２３頁
International Technology Roadmap for Semiconductors, 2006 Update, インターネット＜URL: http://www.itrs.net/Links/2006Update/FinalToPost/07_FEP2006Update.pdf＞
ペデスタル型キャパシタ構造では、円柱体が電導体からなり、それ自身が電極となり得る。キャパシタにおいてリーク電流を小さくするため、誘電体のバンドギャップが大きく、電極のフェルミレベルとのバンドオフセットも大きいことが望まれる。バンドオフセットは誘電体材料および電極材料で決まる物性定数である。このように、円柱体を構成する電極材料には、製造時の倒壊防止に求められる機械的強度だけでなく、所望の電気的特性を有する必要がある。
しかしながら、機械的強度の優れた材料が必ずしも要求される電気的特性を満足するとは限らないため、このような要求を満たすことは容易ではない。前述のように誘電体のバンドギャップは大きい方がリーク電流は小さくなるが、実際に使われる誘電体のバンドギャップは小さくなる傾向にある。キャパシタンスＣは、Ｃ＝ε0εr（Ｓ／ｄ）で示される。ここでε0は真空の誘電率、εrは誘電体の比誘電率、Ｓは電極の面積、ｄは誘電体の厚さである。誘電体を薄くするとトンネル電流が問題となり、電極の面積Ｓを大きくすると微細化が困難になるため、比誘電率εrの大きい誘電体を用いる必要がある。しかしながら、比誘電率εrが大きい誘電体のバンドギャップは小さくなる傾向にある。したがって、リーク電流が十分に抑えられるバンドオフセットのとれる電極材料の選択肢は狭まってしまう。
本発明の目的は、電気的特性に優れたキャパシタ構造を有し、且つキャパシタ形成に起因する動作不良が抑えられた半導体装置を提供することにある。
本発明によれば、以下の半導体装置およびその製造方法が提供される。
（１）半導体基板上の層間絶縁膜に設けられた導電プラグ、及び
前記導電プラグの上方に該導電プラグと接続するように設けられた下部電極と、
前記下部電極上に設けられた誘電体膜と、
前記誘電体膜上に設けられた上部電極とを有するキャパシタを備えた半導体装置であって、
前記下部電極は、柱状導電体と、該柱状導電体の少なくとも側面周囲に設けられた導電外層とを有し、
前記誘電体膜は、前記下部電極の少なくとも側面周囲を覆うように前記導電外層に接して設けられている半導体装置。
前記導電プラグの上方に該導電プラグと接続するように設けられた下部電極と、
前記下部電極上に設けられた誘電体膜と、
前記誘電体膜上に設けられた上部電極とを有するキャパシタを備えた半導体装置であって、
前記下部電極は、柱状導電体と、該柱状導電体の少なくとも側面周囲に設けられた導電外層とを有し、
前記誘電体膜は、前記下部電極の少なくとも側面周囲を覆うように前記導電外層に接して設けられている半導体装置。
（２）前記導電外層の材料と前記誘電体膜の材料との間のバンドオフセットが、前記柱状導電体の材料と前記誘電体膜の材料との間のバンドオフセットより大きい上記１項に記載の半導体装置。
（３）前記導電外層の材料と前記誘電体膜の材料のバンドオフセットが１ｅＶ以上である上記１項又は２項に記載の半導体装置。
（４）前記導電外層がＲｕからなる上記１項から３項のいずれかに記載の半導体装置。
（５）前記柱状導電体が、Ｗ、ＲｕＯ2、不純物含有多結晶シリコンから選ばれる材料で形成されている上記１項から４項のいずれかに記載の半導体装置。
（６）前記誘電体膜がＳｒＴｉＯ3からなる上記１項から５項のいずれかに記載の半導体装置。
（７）前記下部電極は、該下部電極の下端に至る下方側部分において、該下部電極の基板平面に沿った断面積が、該下部電極の上端に至る上方側部分より大きい上記１項から６項のいずれかに記載の半導体装置。
（８）半導体基板上の第１の層間絶縁膜に導電プラグを形成する工程と、
前記導電プラグ及び第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜を貫通し前記導電プラグに達するホールを形成する工程と、
前記ホールの内壁を含む表面に第１の導電膜を形成し、前記ホールを埋め込むように第２の導電膜を形成し、該ホールの外の第１の導電膜および第２の導電膜を除去して、該ホール内に、第２の導電膜からなる柱状導電体と、該柱状導電体の側面周囲を覆う第１の導電膜からなる導電外層とを有する下部電極を形成する工程と、
第２の層間絶縁膜を除去して前記下部電極を露出させる工程と、
前記下部電極を覆うように誘電体膜を形成する工程と、
前記下部電極を覆うように前記誘電体膜上に上部電極用導電膜を形成する工程を有する半導体装置の製造方法。
前記導電プラグ及び第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜を貫通し前記導電プラグに達するホールを形成する工程と、
前記ホールの内壁を含む表面に第１の導電膜を形成し、前記ホールを埋め込むように第２の導電膜を形成し、該ホールの外の第１の導電膜および第２の導電膜を除去して、該ホール内に、第２の導電膜からなる柱状導電体と、該柱状導電体の側面周囲を覆う第１の導電膜からなる導電外層とを有する下部電極を形成する工程と、
第２の層間絶縁膜を除去して前記下部電極を露出させる工程と、
前記下部電極を覆うように誘電体膜を形成する工程と、
前記下部電極を覆うように前記誘電体膜上に上部電極用導電膜を形成する工程を有する半導体装置の製造方法。
（９）第２の導電膜を形成した後、前記ホールの外の第１の導電膜および第２の導電膜を除去するとともに或いは除去した後に、該ホール内の第２の導電膜の上端部を除去して該ホール開口内に凹みを形成し、該凹みを埋め込むように第３の導電膜を形成し、該凹みの外の第３の導電膜を除去して、前記ホール内に、第２の導電膜からなる柱状導電体と、該柱状導電体の側面周囲を覆う第１の導電膜および該柱状導電体の上面を覆う第３の導電膜からなる導電外層とを有する下部電極を形成する上記８項に記載の半導体装置の製造方法。
（１０）第２の層間絶縁膜として、当該第２の層間絶縁膜の下面に至る下層側絶縁膜と、その上に積層された当該第２の層間絶縁膜の上面に至る上層側絶縁膜とからなる積層膜を形成し、
前記下層側絶縁膜は、後のエッチングにおいて前記上層側絶縁膜のエッチング速度より速いエッチング速度でエッチングされる材料からなり、
前記積層膜からなる第２の層間絶縁膜に前記導電プラグへ達するホールを形成した後、該ホール内をエッチングして、下層側絶縁膜の側壁を上層側絶縁膜の側壁より後退させ、該ホールの下方側部分の内径を拡大する上記８項又は９項に記載の半導体装置の製造方法。
前記下層側絶縁膜は、後のエッチングにおいて前記上層側絶縁膜のエッチング速度より速いエッチング速度でエッチングされる材料からなり、
前記積層膜からなる第２の層間絶縁膜に前記導電プラグへ達するホールを形成した後、該ホール内をエッチングして、下層側絶縁膜の側壁を上層側絶縁膜の側壁より後退させ、該ホールの下方側部分の内径を拡大する上記８項又は９項に記載の半導体装置の製造方法。
（１１）半導体基板上の第１の層間絶縁膜に導電プラグを形成する工程と、
前記導電プラグ及び第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜を貫通し前記導電プラグに達するホールを形成する工程と、
前記ホールを埋め込むように第１の導電膜を形成し、該ホール内に、第１の導電膜からなる柱状導電体を形成する工程と、
第２の層間絶縁膜を除去して前記柱状導電体を露出させる工程と、
前記柱状導電体を覆うように第２の導電膜を形成し、第１の導電膜からなる前記柱状導電体と、該柱状導電体の上面および側面周囲を覆う第２の導電膜からなる導電外層とを有する下部電極を形成する工程と、
前記下部電極を覆うように誘電体膜を形成する工程と、
前記下部電極を覆うように前記誘電体膜上に上部電極用導電膜を形成する工程を有する半導体装置の製造方法。
前記導電プラグ及び第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜を貫通し前記導電プラグに達するホールを形成する工程と、
前記ホールを埋め込むように第１の導電膜を形成し、該ホール内に、第１の導電膜からなる柱状導電体を形成する工程と、
第２の層間絶縁膜を除去して前記柱状導電体を露出させる工程と、
前記柱状導電体を覆うように第２の導電膜を形成し、第１の導電膜からなる前記柱状導電体と、該柱状導電体の上面および側面周囲を覆う第２の導電膜からなる導電外層とを有する下部電極を形成する工程と、
前記下部電極を覆うように誘電体膜を形成する工程と、
前記下部電極を覆うように前記誘電体膜上に上部電極用導電膜を形成する工程を有する半導体装置の製造方法。
（１２）第１の導電膜が不純物含有多結晶シリコン膜、第２の導電膜が金属含有膜であり、
露出した前記柱状導電体を覆うように第１のバリア導電膜を形成し、その後に、第２の導電膜を形成する上記１１項に記載の半導体装置の製造方法。
露出した前記柱状導電体を覆うように第１のバリア導電膜を形成し、その後に、第２の導電膜を形成する上記１１項に記載の半導体装置の製造方法。
（１３）前記導電プラグが不純物含有多結晶シリコンで形成され、第１の導電膜が金属含有膜であり、
前記ホールの少なくとも底面を覆う第２のバリア導電膜を形成し、その後に、前記ホールを埋め込むように第１の導電膜を形成して、該ホール内に、少なくとも底面が第２のバリア導電膜で覆われた、第１の導電膜からなる柱状導電体を形成する上記１１項又は１２項に記載の半導体装置の製造方法。
前記ホールの少なくとも底面を覆う第２のバリア導電膜を形成し、その後に、前記ホールを埋め込むように第１の導電膜を形成して、該ホール内に、少なくとも底面が第２のバリア導電膜で覆われた、第１の導電膜からなる柱状導電体を形成する上記１１項又は１２項に記載の半導体装置の製造方法。
（１４）第２の層間絶縁膜として、当該第２の層間絶縁膜の下面に至る下層側絶縁膜と、その上に積層された当該第２の層間絶縁膜の上面に至る上層側絶縁膜とからなる積層膜を形成し、
前記下層側絶縁膜は、後のエッチングにおいて前記上層側絶縁膜のエッチング速度より速いエッチング速度でエッチングされる材料からなり、
前記積層膜からなる第２の層間絶縁膜に前記導電プラグへ達するホールを形成した後、該ホール内をエッチングして、下層側絶縁膜の側壁を上層側絶縁膜の側壁より後退させ、該ホールの下方側部分の内径を拡大する上記１１項から１３項のいずれかに記載の半導体装置の製造方法。
前記下層側絶縁膜は、後のエッチングにおいて前記上層側絶縁膜のエッチング速度より速いエッチング速度でエッチングされる材料からなり、
前記積層膜からなる第２の層間絶縁膜に前記導電プラグへ達するホールを形成した後、該ホール内をエッチングして、下層側絶縁膜の側壁を上層側絶縁膜の側壁より後退させ、該ホールの下方側部分の内径を拡大する上記１１項から１３項のいずれかに記載の半導体装置の製造方法。
本発明によれば、電気的特性に優れたキャパシタ構造を有し、且つキャパシタ形成に起因する動作不良が抑えられた半導体装置を提供することができる。
本発明による一実施形態の半導体装置は、半導体基板上の層間絶縁膜に設けられた導電プラグ、及びこの導電プラグの上方に当該導電プラグと接続するように設けられた下部電極と、この下部電極上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極とを備えたキャパシタを有し、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に適用することができる。
このキャパシタの下部電極は、柱状導電体と、この柱状導電体の少なくとも側面周囲に設けられた導電外層とを有する。そして、このキャパシタの誘電体膜は、その柱状導電体の側面周囲を覆うように、すなわち下部電極の側面周囲を覆うように前記導電外層に接して設けられている。
このような構成によれば、導電外層の材料に、下部電極の機械的強度の制約を受けないで、誘電体膜とのバンドオフセットが大きな材料を用いることができ、結果、リーク電流が抑えられ、電気的特性に優れたキャパシタを備えた半導体装置を提供できる。また、柱状導電体の材料に、キャパシタの電気的特性の制約を受けないで、機械的強度の大きい材料を用いることができ、結果、製造時の下部電極の倒壊を防止できる。
上記のキャパシタ構造において、導電外層の材料と誘電体膜の材料との間のバンドオフセットが、柱状導電体の材料と誘電体膜の材料との間のバンドオフセットより大きくなるように構成材料を選択することが好ましい。導電外層の材料と誘電体膜の材料のバンドオフセット（導電帯のオフセット）が１ｅＶ以上であることが好ましい。
導電外層の材料には、誘電体膜との間で大きなバンドオフセットをとりやすい導電性材料を用いることが好ましく、例えばＲｕ、Ｉｒ、Ｐｔ、ＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯ3、ＭｏＮ、Ｎｉ、ＷＯX、ＭｏＯX、ＴａＣＮＯを挙げることができる。
下部電極を製造時に倒壊しにくくするには、その形状が倒壊しにくいものであることの他に、下部電極を構成する柱状導電体の材料自体の強度が大きいことが求められる。このような柱状導電体の材料には、導電外層の材料より機械的強度が大きく、製造時に倒壊しにくい材料を用いることが好ましい。例えば、Ｗ、ＷＳｉX、ＲｕＯ2、不純物含有多結晶シリコンを用いることができる。
誘電体膜の材料には、バンドギャップが大きく、また、導電外層との間で大きなバンドオフセットをとりやすい誘電体を用いることが好ましい。例えば、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、ＢａＨｆＯX、ＨｆＴａＯX、ＬａＴｉＯX、ＹＴｉＯX、ＳｒＮｂＯX、ＹＮｂＯXを挙げることができる。
以下、本発明の実施形態について、その製造例とともに図面を参照してさらに説明する。
第１の実施形態
通常の方法に従って、素子分離領域（不図示）が形成されたシリコン基板上にメモリセル及び周辺回路を形成する。図１（ａ）において、左側がメモリセル領域を示し、右側が周辺回路領域を示す。符号１はシリコン基板、符号１０、２０、３０は酸化シリコンからなる層間絶縁膜、符号４０は窒化シリコン膜を示す。符号２はメモリセルトランジスタのゲート電極（ワード線）、符号３、４はコンタクトプラグを示す。符号２２はビット線、符号２３はキャパシタの蓄積電極（下部電極）と接続するビアプラグを示す。符号１２は周辺回路のトランジスタのゲート電極、符号１３はコンタクトプラグ、符号３２は配線層を示す。
通常の方法に従って、素子分離領域（不図示）が形成されたシリコン基板上にメモリセル及び周辺回路を形成する。図１（ａ）において、左側がメモリセル領域を示し、右側が周辺回路領域を示す。符号１はシリコン基板、符号１０、２０、３０は酸化シリコンからなる層間絶縁膜、符号４０は窒化シリコン膜を示す。符号２はメモリセルトランジスタのゲート電極（ワード線）、符号３、４はコンタクトプラグを示す。符号２２はビット線、符号２３はキャパシタの蓄積電極（下部電極）と接続するビアプラグを示す。符号１２は周辺回路のトランジスタのゲート電極、符号１３はコンタクトプラグ、符号３２は配線層を示す。
酸化シリコンからなる層間絶縁膜１０１を形成し、その上に窒化シリコン膜１０２を形成した後、ハードマスク１０３及びレジスト膜１０４を形成し、通常のリソグラフィ技術とエッチング技術を用いて、図１（ａ）に示すように、蓄積電極（下部電極）を形成する位置に開口１０５を形成する。
次に、ハードマスク１０３及びレジスト膜１０４をマスクに用いてドライエッチングを行って、図１（ｂ）に示すようにビアプラグ２３に達するホール１０６を形成する。
次に、図１（ｃ）に示すように、第１の導電膜１１１をホール１０６の内壁を覆うように全面に形成する．この第１の導電膜１１１は、後に蓄積電極外周の最外層を構成し、誘電体膜と直接接し、電気的特性を担う。
次に、図１（ｄ）に示すように、第２の導電膜１１２をホール１０６を埋め込むように形成する。この第２の導電膜１１２は、ホール内に埋め込まれた部分で円柱体（ペデスタル）を構成し、蓄積電極の機械的強度を担う。
次に、図１（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）を行ってホール１０６外の第１の導電膜１１１及び第２の導電膜１１２を除去し、ホール１０６内のみに第１の導電膜および第２の導電膜を残す。このとき、ホール１０６内の第２導電膜を過剰に除去し、ホール開口内に凹みを形成する。研磨条件や研磨液の組成を調整して、層間絶縁膜（あるいは層間絶縁膜および第１の導電膜）の研磨速度と第２の絶縁膜の研磨速度の比を制御することにより、凹みの形成を制御することができる。また、ＣＭＰ後に、第２の導電膜を選択的にウェットエッチングして凹みを形成してもよい。凹部の形成において、第１の導電膜の除去は、第２の導電膜の除去量と同程度以下であることが望ましい。
次に、図１（ｆ）に示すように、再び第１の導電膜１１１を、ホール開口内の凹みを埋め込むように形成する。
次に、図１（ｇ）のように、ＣＭＰを行って凹みの外の第１の導電膜を除去し、凹み内に第１の導電膜を残す。結果、ホール１０６内に、第２の導電膜からなる円柱体（ペデスタル）の全体が第１の絶縁膜で覆われた蓄積電極が形成される。
次に、窒化シリコン膜１０２を除去した後、周辺回路領域をマスクして、メモリセル領域の層間絶縁膜１０１をフッ酸溶液を用いたウェットエッチングにより除去する。結果、図１（ｈ）に示すように、蓄積電極１２０が露出する。
次に、図１（ｉ）に示すように、蓄積電極１２０上に誘電体膜１２１を形成する。誘電体膜１２１は、蓄積電極の側面周囲および上面において第１の導電膜１１１と接している。
図１（ｆ）及び図１（ｇ）に示す工程を省略して、第２の導電膜１１２からなるペデスタル上面に第１の導電体膜１１１が設けられていない図２に示す構造とすることもできる。この場合、誘電体膜１２１は、蓄積電極の側面周囲において第１の導電膜１１１と接している。
誘電体膜１２１にはＳｒＴｉＯ3、第１の導電膜１１１にはＲｕ、第２の導電膜１１２にはＷあるいはＲｕＯ2を用いることができる。誘電体膜１２１は通常のキャパシタの製造方法に従って成膜することができ、第１の導電膜１１１はＣＶＤ（Chemical vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、あるいは超臨界成膜法で成膜することができる。第２の導電膜１１２はＣＶＤ、ＡＬＤ、超臨界成膜法、あるいはメッキ法で成膜することができる。
次に、通常のキャパシタの製造方法に従って、対向電極（上部電極）となる導電膜を誘電体膜１２１上に形成し、キャパシタを得ることができる。以降の工程は、通常の半導体装置の製造方法に従って、所望の構造を有する半導体装置を製造することができる。
第２の実施形態
図３（ａ）〜図３（ｄ）に示す製造工程は、ペデスタルを多結晶シリコンで形成する場合の例である。
図３（ａ）〜図３（ｄ）に示す製造工程は、ペデスタルを多結晶シリコンで形成する場合の例である。
第１の実施形態の図１（ｂ）に示す工程まで実施した後、ホール１０６内を埋め込むように不純物含有多結晶シリコン膜を形成する。
次に、ＣＭＰを行ってホール外の多結晶シリコン膜を除去し、窒化シリコン膜１０２を除去して、図３（ａ）に示すように、ホール１０６内に多結晶シリコン１３１が充填された構造を得る。このホール１０６内の多結晶シリコン１３１がペデスタルを構成する。
次に、図３（ｂ）に示すように、メモリセル領域の層間絶縁膜１０１を除去して多結晶シリコン１３１からなるペデスタルを露出させる。
次に、図３（ｃ）に示すように、多結晶シリコン１３１からなるペデスタル上にバリアメタル１３２を成膜した後、図３（ｄ）に示すように、バリアメタル１３２上に金属膜１３３を形成する。結果、多結晶シリコン１３２からなるペデスタルと、その上面および側面周囲にバリアメタル１３２を介して設けられた金属膜１３３とで構成される蓄積電極が得られる。
次に、蓄積電極間の窒化シリコン膜４０上のバリアメタル及び金属膜をエッチバックにより除去した後、誘電体膜を形成し、次いで誘電体膜上に対向電極（上部電極）となる導電膜を形成して、キャパシタを得ることができる。誘電体膜および対向電極の材料は第１の実施形態と同様な材料を用いることができる。
本実施形態によれば、機械的強度を担う多結晶シリコンからなるペデスタル上に、多結晶シリコンとの反応性の制約を受けずに、電気的特性を担う金属膜を選択し、設けることができる。多結晶シリコンと金属膜との反応が問題とならない場合は、バリアメタルを設けない構造を得ることもできる。
第３の実施形態
本実施形態は、蓄積電極の強度をさらに高めることを目的とするものである。
本実施形態は、蓄積電極の強度をさらに高めることを目的とするものである。
まず、エッチング速度の異なる２層の層間絶縁膜１０１ａ、１０１ｂを形成した以外は、第１の実施形態と同様にして図４（ａ）に示す構造を用意する。
次に、ハードマスク１０３及びレジスト膜１０４をマスクに用いてドライエッチングを行って、ビアプラグ２３に達するホール１０６を形成する。
次に、図４（ｂ）に示すように、ウェットエッチングにより、ホール１０６内において、層間絶縁膜１０１ａの側壁を層間絶縁膜１０１ｂの側壁より後退させ、ホール１０６の底部の内径を拡大させる。層間絶縁膜１０１ａにはＢＰＳＧ（Boron Phosphorous Silicate Glass）膜やＰＳＧ（Phospho Silicate Glass）膜を用い、層間絶縁膜１０１ｂには酸化シリコン膜を用い、エッチング液にはフッ酸溶液を用いることができる。
次に、図４（ｃ）〜図４（ｅ）に示すように、第１の実施形態と同様にして蓄積電極１２０を形成し、層間絶縁膜１０１ａ、１０１ｂを除去して露出させる。その結果、図４（ｅ）に示すように蓄積電極の下部が太い安定した形状を得ることができる。
以降、第１の実施形態と同様にして、誘電体膜を形成し、この誘電体膜上に対向電極（上部電極）となる導電膜を形成し、キャパシタを得ることができる。
本実施形態のホールの形成工程は、第２の実施形態にも適用することができる。
第４の実施形態
本実施形態は、蓄積電極（下部電極）のペデスタルが金属で形成され、この蓄積電極に接続されるプラグ２３が多結晶シリコンで形成される場合の製造例である。蓄積電極の金属と多結晶シリコンとの反応を防止するためにバリアメタルを介在させる。バリアメタルとしては、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴａＳｉＮが挙げられる。
本実施形態は、蓄積電極（下部電極）のペデスタルが金属で形成され、この蓄積電極に接続されるプラグ２３が多結晶シリコンで形成される場合の製造例である。蓄積電極の金属と多結晶シリコンとの反応を防止するためにバリアメタルを介在させる。バリアメタルとしては、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴａＳｉＮが挙げられる。
まず、第１の実施形態と同様にして、図１（ｂ）に示すように層間絶縁膜１０１にホール１０６が形成された構造を用意する。その際、プラグ２３は、通常の方法に従って不純物含有多結晶シリコンで形成される。
次に、図５（ａ）に示すように、窒化シリコン膜１０２を除去した後、ホール１０６の少なくとも底面を覆うようにバリアメタル１３２を成膜する。バリアメタル１３２の形成は、ＣＶＤやＡＬＤの他、プラグ２３上面に成膜されれば良いのでＰＶＤ（Physical Vapor Deposition）を用いることも可能である。
次に、ホール１０６を埋め込むように金属膜を形成し、次いで図５（ｂ）に示すように、ＣＭＰを行ってホール１０６外の金属膜及びバリアメタル１３２を除去し、ホール内に金属１３４からなるペデスタルを形成する。
次に、図５（ｃ）に示すように、層間絶縁膜１０１を除去した後、ペデスタルを覆う導電膜１３５を形成する。結果、金属１３２からなるペデスタルと、その下面と側面周囲を覆うバリアメタル１３２と、ペデスタルの上面および側面周囲を覆う導電膜１３５とで構成される蓄積電極１２０が得られる。蓄積電極１２０は、バリアメタル１３２を介してプラグ２３と接続される。
次に、蓄積電極１２０間の導電膜１３５をエッチバックにより除去した後、通常の方法に従って、誘電体膜を形成し、次いで誘電体膜上に対向電極（上部電極）となる導電膜を形成して、キャパシタを得ることができる。誘電体膜および対向電極の材料は第１の実施形態と同様な材料を用いることができる。
１ シリコン基板
２ ゲート電極（ワード線）
３ コンタクトプラグ
４ コンタクトプラグ
１０ 層間絶縁膜
１２ ゲート電極
１３ コンタクトプラグ
２０ 層間絶縁膜
２２ ビット線
２３ ビアプラグ
３０ 層間絶縁膜
３２ 配線層
４０ 窒化シリコン膜
１０１、１０１ａ、１０１ｂ 層間絶縁膜
１０２ 窒化シリコン膜
１０３ ハードマスク
１０４ レジスト膜
１０５ 開口
１０６ ホール
１１１ 第１の導電膜
１１２ 第２の導電膜
１２０ 蓄積電極（下部電極）
１２１ 誘電体膜
１３１ 多結晶シリコン
１３２ バリアメタル
１３３ 金属膜
１３４ 金属
１３５ 導電膜
２ ゲート電極（ワード線）
３ コンタクトプラグ
４ コンタクトプラグ
１０ 層間絶縁膜
１２ ゲート電極
１３ コンタクトプラグ
２０ 層間絶縁膜
２２ ビット線
２３ ビアプラグ
３０ 層間絶縁膜
３２ 配線層
４０ 窒化シリコン膜
１０１、１０１ａ、１０１ｂ 層間絶縁膜
１０２ 窒化シリコン膜
１０３ ハードマスク
１０４ レジスト膜
１０５ 開口
１０６ ホール
１１１ 第１の導電膜
１１２ 第２の導電膜
１２０ 蓄積電極（下部電極）
１２１ 誘電体膜
１３１ 多結晶シリコン
１３２ バリアメタル
１３３ 金属膜
１３４ 金属
１３５ 導電膜
Claims (14)
- 半導体基板上の層間絶縁膜に設けられた導電プラグ、及び
前記導電プラグの上方に該導電プラグと接続するように設けられた下部電極と、
前記下部電極上に設けられた誘電体膜と、
前記誘電体膜上に設けられた上部電極とを有するキャパシタを備えた半導体装置であって、
前記下部電極は、柱状導電体と、該柱状導電体の少なくとも側面周囲に設けられた導電外層とを有し、
前記誘電体膜は、前記下部電極の少なくとも側面周囲を覆うように前記導電外層に接して設けられている半導体装置。 - 前記導電外層の材料と前記誘電体膜の材料との間のバンドオフセットが、前記柱状導電体の材料と前記誘電体膜の材料との間のバンドオフセットより大きい請求項１に記載の半導体装置。
- 前記導電外層の材料と前記誘電体膜の材料のバンドオフセットが１ｅＶ以上である請求項１又は２に記載の半導体装置。
- 前記導電外層がＲｕからなる請求項１から３のいずれかに記載の半導体装置。
- 前記柱状導電体が、Ｗ、ＲｕＯ2、不純物含有多結晶シリコンから選ばれる材料で形成されている請求項１から４のいずれかに記載の半導体装置。
- 前記誘電体膜がＳｒＴｉＯ3からなる請求項１から５のいずれかに記載の半導体装置。
- 前記下部電極は、該下部電極の下端に至る下方側部分において、該下部電極の基板平面に沿った断面積が、該下部電極の上端に至る上方側部分より大きい請求項１から６のいずれかに記載の半導体装置。
- 半導体基板上の第１の層間絶縁膜に導電プラグを形成する工程と、
前記導電プラグ及び第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜を貫通し前記導電プラグに達するホールを形成する工程と、
前記ホールの内壁を含む表面に第１の導電膜を形成し、前記ホールを埋め込むように第２の導電膜を形成し、該ホールの外の第１の導電膜および第２の導電膜を除去して、該ホール内に、第２の導電膜からなる柱状導電体と、該柱状導電体の側面周囲を覆う第１の導電膜からなる導電外層とを有する下部電極を形成する工程と、
第２の層間絶縁膜を除去して前記下部電極を露出させる工程と、
前記下部電極を覆うように誘電体膜を形成する工程と、
前記下部電極を覆うように前記誘電体膜上に上部電極用導電膜を形成する工程を有する半導体装置の製造方法。 - 第２の導電膜を形成した後、前記ホールの外の第１の導電膜および第２の導電膜を除去するとともに或いは除去した後に、該ホール内の第２の導電膜の上端部を除去して該ホール開口内に凹みを形成し、該凹みを埋め込むように第３の導電膜を形成し、該凹みの外の第３の導電膜を除去して、前記ホール内に、第２の導電膜からなる柱状導電体と、該柱状導電体の側面周囲を覆う第１の導電膜および該柱状導電体の上面を覆う第３の導電膜からなる導電外層とを有する下部電極を形成する請求項８に記載の半導体装置の製造方法。
- 第２の層間絶縁膜として、当該第２の層間絶縁膜の下面に至る下層側絶縁膜と、その上に積層された当該第２の層間絶縁膜の上面に至る上層側絶縁膜とからなる積層膜を形成し、
前記下層側絶縁膜は、後のエッチングにおいて前記上層側絶縁膜のエッチング速度より速いエッチング速度でエッチングされる材料からなり、
前記積層膜からなる第２の層間絶縁膜に前記導電プラグへ達するホールを形成した後、該ホール内をエッチングして、下層側絶縁膜の側壁を上層側絶縁膜の側壁より後退させ、該ホールの下方側部分の内径を拡大する請求項８又は９に記載の半導体装置の製造方法。 - 半導体基板上の第１の層間絶縁膜に導電プラグを形成する工程と、
前記導電プラグ及び第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜を貫通し前記導電プラグに達するホールを形成する工程と、
前記ホールを埋め込むように第１の導電膜を形成し、該ホール内に、第１の導電膜からなる柱状導電体を形成する工程と、
第２の層間絶縁膜を除去して前記柱状導電体を露出させる工程と、
前記柱状導電体を覆うように第２の導電膜を形成し、第１の導電膜からなる前記柱状導電体と、該柱状導電体の上面および側面周囲を覆う第２の導電膜からなる導電外層とを有する下部電極を形成する工程と、
前記下部電極を覆うように誘電体膜を形成する工程と、
前記下部電極を覆うように前記誘電体膜上に上部電極用導電膜を形成する工程を有する半導体装置の製造方法。 - 第１の導電膜が不純物含有多結晶シリコン膜、第２の導電膜が金属含有膜であり、
露出した前記柱状導電体を覆うように第１のバリア導電膜を形成し、その後に、第２の導電膜を形成する請求項１１に記載の半導体装置の製造方法。 - 前記導電プラグが不純物含有多結晶シリコンで形成され、第１の導電膜が金属含有膜であり、
前記ホールの少なくとも底面を覆う第２のバリア導電膜を形成し、その後に、前記ホールを埋め込むように第１の導電膜を形成して、該ホール内に、少なくとも底面が第２のバリア導電膜で覆われた、第１の導電膜からなる柱状導電体を形成する請求項１１又は１２に記載の半導体装置の製造方法。 - 第２の層間絶縁膜として、当該第２の層間絶縁膜の下面に至る下層側絶縁膜と、その上に積層された当該第２の層間絶縁膜の上面に至る上層側絶縁膜とからなる積層膜を形成し、
前記下層側絶縁膜は、後のエッチングにおいて前記上層側絶縁膜のエッチング速度より速いエッチング速度でエッチングされる材料からなり、
前記積層膜からなる第２の層間絶縁膜に前記導電プラグへ達するホールを形成した後、該ホール内をエッチングして、下層側絶縁膜の側壁を上層側絶縁膜の側壁より後退させ、該ホールの下方側部分の内径を拡大する請求項１１から１３のいずれかに記載の半導体装置の製造方法。
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