KR100804492B1 - 루테늄 전극과 이산화티탄 유전막을 이용하는 반도체소자의 커패시터 및 그 제조 방법 - Google Patents
루테늄 전극과 이산화티탄 유전막을 이용하는 반도체소자의 커패시터 및 그 제조 방법 Download PDFInfo
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Abstract
본 발명은 간단한 구조를 가진 물질이면서 높은 유전율을 가진 TiO2 유전막을 이용하는 반도체 소자의 커패시터 및 저온 공정이 가능한 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 커패시터는 반도체 기판에 형성된 Ru 하부전극, Ru 하부전극이 산화되어 형성된 것으로 루타일(rutile) 결정 구조를 갖는 RuO2 전처리막, RuO2 전처리막의 결정 구조를 따라 루타일 결정 구조로 형성되고 불순물로 도핑된 TiO2 유전막, 및 TiO2 유전막 상에 형성된 상부전극을 포함한다. 본 발명에 따른 반도체 소자의 커패시터 제조방법에 따르면, 반도체 기판에 Ru 하부전극을 형성한 다음, Ru 하부전극 표면을 산화시켜 루타일 결정 구조를 갖는 RuO2 전처리막을 형성한다. RuO2 전처리막 상에 RuO2 전처리막의 결정 구조를 따라 루타일 결정 구조로 TiO2 유전막을 형성하면서 TiO2 유전막에 불순물을 도핑한다. 그런 다음, TiO2 유전막 상에 상부전극을 형성한다.
Description
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
도 2 내지 도 8은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터 제조방법 중 TiO2 유전막 형성 단계의 순서도들이다.
도 11 및 도 12는 본 발명의 제3 실시예에 따른 반도체 소자의 커패시터 제조방법 중 TiO2 유전막 형성 단계의 순서도들이다.
도 13은 Al을 도핑하지 않은 TiO2 유전막의 물리적 두께 변화에 따른 등가 산화막 두께 변화를 보이는 그래프이다.
도 14는 본 발명의 제3 실시예에 따라 TiO2 유전막을 형성한 경우 TiO2 유전막의 X-선 회절(XRD) 분석 자료를 보여주는 도면이다.
도 15는 본 발명의 제3 실시예에 따라 TiO2 유전막을 형성한 경우 Ru 전극과 TiO2 유전막 사이 계면의 X-선 광전자 분산(XPS) 스펙트럼 자료를 보여주는 도면이다.
도 16은 Al이 도핑된 TiO2 유전막과 도핑되지 않은 TiO2 유전막의 누설전류-전압(J-V) 그래프이다.
도 17은 최적화된 도핑 농도로 Al 도핑된 TiO2 유전막의 물리적 두께 변화에 따른 등가 산화막 두께 변화를 보이는 그래프이다.
도 18은 최적화된 도핑 농도로 Al 도핑된 TiO2 유전막의 누설전류-전압(J-V) 그래프이다.
도 19는 Al이 도핑된 TiO2 유전막과 도핑되지 않은 TiO2 유전막의 등가 산화막 두께에 따른 누설전류 그래프이다.
도 20은 Al이 도핑된 TiO2 유전막과 Hf가 도핑된 TiO2 유전막의 등가 산화막 두께에 따른 누설전류 그래프이다.
도 21은 등가 산화막 두께가 6Å으로 동일한, Al이 도핑된 TiO2 유전막과 Hf가 도핑된 TiO2 유전막 그리고 불순물이 도핑되지 않은 TiO2 유전막의 누설전류-전압(J-V) 그래프이다.
도 22는 증착된 상태의 Al 도핑된 TiO2 유전막, 후열처리한 Al 도핑된 TiO2 유전막 및 O3 처리한 Al 도핑된 TiO2 유전막의 등가 산화막 두께 및 유전율을 보이는 도면이다.
도 23은 증착된 상태의 Al 도핑된 TiO2 유전막, 후열처리한 Al 도핑된 TiO2 유전막 및 O3 처리한 Al 도핑된 TiO2 유전막의 누설전류-전압(J-V) 그래프이다.
도 24는 본 발명의 제2 실시예에 따라 오존 가스로 전처리하여 형성한 RuO2 전처리막 상에 TiO2 유전막을 형성한 경우와 오존 가스에 의한 전처리없이 Ru 하부전극 위에 직접 TiO2 유전막을 형성한 시편의 경사각 X-선 회절(GAXRD) 분석 자료를 보여주는 도면이다.
도 25는 다양한 증착 방법에 따른 TiO2 유전막의 물리적 두께 변화에 따른 등가 산화막 두께 변화를 보이는 그래프이다.
도 26은 본 발명에 따른 실험예에서 마련한 샘플의 모식적인 단면도이다.
도 27은 도핑되지 않은 TiO2 유전막에 대해, TiO2 유전막이 증착되는 홀 간격에 따른 정전용량을 홀의 크기별로 보여주는 그래프이다.
도 28은 Al 도핑된 TiO2 유전막에 대해, TiO2 유전막이 증착되는 홀 간격에 따른 정전용량을 홀의 크기별로 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100...반도체 기판 140a...Ru 하부전극
146...RuO2 전처리막 150...TiO2 유전막
160...상부전극
본 발명은 반도체 소자의 커패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 유전막을 개선하여 현저하게 증가된 정전용량을 갖는 반도체 소자의 커패시터 및 그 제조 방법에 관한 것이다.
DRAM과 같은 반도체 소자는 1개의 트랜지스터와 1개의 커패시터로 구성되어 있다. 이렇게 커패시터를 포함하는 반도체 소자의 용량을 향상시키기 위해서는 커패시터의 정전용량을 증가시키는 것이 중요하다. 그동안 커패시터의 정전용량을 증가시키기 위해 하부전극을 입체화하는 방법, 하부전극의 높이를 높이는 방법, 유전막의 두께를 줄이는 방법 등이 이용되어 왔으나 좁은 공간에서 안정적으로 높은 정전용량을 확보하는 데 한계에 도달하였다. 이에 고유전율을 가진 유전막의 사용이 요구되고 있다. 고유전율을 가진 물질로 Ta2O5, TiO2, Al2O3, Y2O3, ZrO2, HfO2, BaTiO3, SrTiO3, (Ba,Sr)TiO3 등의 예를 들 수 있다.
이러한 고유전율을 가진 유전체는 종래 커패시터의 전극 물질로 사용되던 폴리실리콘과 쉽게 반응하여 전극과의 계면에 저유전율을 갖는 물질을 형성함으로써 정전용량 확보에 나쁜 영향을 미치는 문제점을 안고 있다. 이러한 문제점을 해결하 기 위해 하부전극 또는 하부전극과 상부전극 모두를 폴리실리콘에 비하여 상대적으로 산화되기 어려운 물질, 예컨대 Pt, Ru, Ir 등의 귀금속이나 텅스텐(W)과 같은 내열금속, 또는 텅스텐 질화물(WN), 또는 티타늄 질화물(TiN) 등과 같은 내열금속 질화물로 형성하여야 한다.
한편, 고유전율을 가진 유전체 중에서 삼성분계 유전체들이 이성분계 유전체들에 비하여 수 백 정도로 현저하게 큰 유전율을 갖는다. 그러나, 삼성분계 유전체는 물질의 구조 특성상 증착이 복잡하고, 화학 양론을 맞추기가 어려우며, 700℃ 이상의 후열처리 온도를 요하여 전극 물질의 변형을 초래하기 때문에, 실제 반도체 소자의 제조 공정에 적용하는 데 어려움이 있다.
이성분계 유전체 중 Ru 전극 상에 유기 금속 화학 기상 증착 방법(MOCVD)으로 형성하는 Ta2O5막은 60 이상의 유전율을 갖기 때문에 주목을 받았다. 그러나, Ta2O5막 역시 600℃ 이상의 후열처리 온도를 요하는데, 이 온도에서 Ru 전극의 열화는 매우 심각하다.
따라서, 삼성분계 유전체에 비하여 간단한 구조를 가진 물질이면서 높은 유전율을 가지고 또 저온 공정이 가능한 커패시터 유전막을 개발하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 간단한 구조를 가진 물질이면서 높은 유전율을 가진 유전막을 채용한 반도체 소자의 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 간단한 구조를 가진 물질이면 서 높은 유전율을 가진 유전막을 저온 공정으로 형성하여 반도체 소자의 커패시터를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터는 반도체 기판에 형성된 Ru 하부전극, 상기 Ru 하부전극이 산화되어 형성된 것으로 루타일(rutile) 결정 구조를 갖는 RuO2 전처리막, 상기 RuO2 전처리막의 결정 구조를 따라 루타일 결정 구조로 형성되고 불순물로 도핑된 TiO2 유전막, 및 상기 TiO2 유전막 상에 형성된 상부전극을 포함한다.
상기 RuO2 전처리막의 두께는 5nm 이하인 것이 바람직하다. 상기 불순물은 Al 및 Hf 중에서 선택된 적어도 어느 하나인 것이 바람직하며 0.1-10 at%로 도핑되어 있는 것이 바람직하다. 상기 Ru 상부전극은 귀금속, 내열금속, 내열금속 질화물 또는 도전성 산화물일 수 있다. 이 때, 상기 귀금속은 Ru, Pt 또는 Ir이고, 상기 내열금속 질화물은 TiN, TaN 또는 WN이며, 상기 도전성 산화물은 RuO2, IrO2 또는 SrRuO3일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 제조방법에 따르면, 반도체 기판에 Ru 하부전극을 형성한다. 상기 Ru 하부전극 표면을 산화시켜 루타일 결정 구조를 갖는 RuO2 전처리막을 형성한다. 상기 RuO2 전처리막 상에 상기 RuO2 전처리막의 결정 구조를 따라 루타일 결정 구조로 TiO2 유 전막을 형성하면서 상기 TiO2 유전막에 불순물을 도핑한다. 상기 TiO2 유전막 상에 상부전극을 형성한다.
여기서, 상기 RuO2 전처리막을 먼저 형성한 다음에 상기 TiO2 유전막 형성을 시작하거나, 상기 TiO2 유전막 형성을 형성하는 동안에 상기 RuO2 전처리막을 형성할 수 있다. 상기 Ru 하부전극은 플라즈마를 이용한 원자층 증착 방법(ALD) 또는 화학 기상 증착 방법(CVD)을 이용하여 형성할 수 있다. 상기 RuO2 전처리막을 형성하기 위해, 상기 TiO2 유전막 형성을 시작하기 전에 상기 Ru 하부전극을 오존 가스로 열처리하거나, 상기 TiO2 유전막을 형성하는 동안에 산화제로써 오존 가스를 사용할 수 있다.
바람직한 실시예에서 상기 RuO2 전처리막을 형성하는 단계와 상기 TiO2 유전막을 형성하는 단계는 인시튜(in-situ)로 수행되며, 상기 반도체 기판을 반응실 내로 인입하는 단계, 상기 반응실 내로 오존 가스를 유입시켜 상기 Ru 하부전극 표면을 산화시킴으로써 RuO2 전처리막을 형성하는 단계, 및 원자층 증착 방법에 의하여 TiO2 유전막을 형성하는 단계를 포함한다. 원자층 증착 방법에 의하여 TiO2 유전막을 형성하는 단계는 상기 반응실 내로 Ti 전구체를 공급하는 단계, 상기 반응실 내의 Ti 전구체를 퍼지하는 단계, 상기 반응실 내로 산화제를 공급하는 단계 및 상기 반응실 내의 산화제를 퍼지하는 단계로 이루어지는 사이클을 수 차례 반복하는 것 이다. 상기 산화제는 오존 가스, 수증기 또는 산소 플라즈마이다.
다른 바람직한 실시예에서도 상기 RuO2 전처리막을 형성하는 단계와 상기 TiO2 유전막을 형성하는 단계는 인시튜로 수행되며, 상기 반도체 기판을 반응실 내로 인입하는 단계; 및 상기 반응실 내로 Ti 전구체를 공급하는 단계, 상기 반응실 내의 Ti 전구체를 퍼지하는 단계, 상기 반응실 내로 오존 가스를 공급하는 단계 및 상기 반응실 내의 오존 가스를 퍼지하는 단계로 이루어지는 사이클을 수 차례 반복하는 원자층 증착 방법에 의하여 TiO2 유전막을 형성하는 동시에 상기 오존 가스를 이용해 상기 Ru 하부전극 표면을 산화시킴으로써 RuO2 전처리막을 형성하는 단계를 포함한다.
상기 TiO2 유전막을 형성한 다음 후열처리(annealing)하는 단계를 더 포함할 수 있고, 상기 TiO2 유전막을 형성하는 온도와 상기 후열처리 온도를 각각 400℃ 이하 및 500℃ 이하로 유지한다.
상기 Al 및 Hf 중에서 선택된 적어도 어느 하나는 0.1-10 at%로 도핑한다. 상기 Al 및 Hf 중에서 선택된 적어도 어느 하나를 도핑하기 위해 상기 TiO2 유전막을 형성하는 동안에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 포함하는 불순물 소스를 기상으로 도입한다. 이 때, 상기 불순물 소스는 상기 Ti 전구체 공급 단계와 별개로 도입하거나 Ti 전구체의 공급 단계에 포함시켜 도입한다.
상기 Al 및 Hf 중에서 선택된 적어도 어느 하나를 도핑하기 위해 상기 TiO2 유전막 위에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 포함하는 불순물 소스막을 증착한 후 상기 TiO2 유전막 안으로 확산시키는 방법을 이용할 수도 있다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자의 커패시터는 반도체 기판(100)에 형성된 Ru 하부전극(140a), Ru 하부전극(140a)이 산화되어 형성된 것으로 루타일(rutile) 결정 구조를 갖는 RuO2 전처리막(146), RuO2 전처리막(146)의 결정 구조를 따라 루타일 결정 구조로 형성되고 불순물로 도핑된 TiO2 유전막(150), 및 TiO2 유전막(150) 상에 형성된 상부전극(160)을 포함한다. 상부전극(160)은 귀금속, 내열금속, 내열금속 질화물 또는 도전성 산화물일 수 있다. 이 때, 상부전극(160)을 이루는 귀금속은 Ru, Pt 또는 Ir이고, 내열금속 질화물은 TiN, TaN 또는 WN이며, 도전성 산화물은 RuO2, IrO2 또는 SrRuO3일 수 있다.
반도체 기판(100)에는 불순물 영역(105)을 소오스 및 드레인으로 가지는 트랜지스터(미도시)와 같은 구조물이 제공되고, 그 상부에 컨택플러그(115)를 포함하는 하부 절연막(110)이 형성되어 있을 수 있다. 하부 절연막(110) 상에는 식각정지막 패턴(120a)이 형성되어 있을 수 있다. 도 1에 있어서, 설명의 편의를 위하여 반도체 기판(100) 상에 형성된 세부 구조물은 일부 도시하지 않았다.
도 1에 도시한 예는, Ru 하부전극(140a)의 상면, 외면 및 내면이 모두 커패시터 영역으로 이용되는 실린더형 커패시터이다. 그러나, 본 발명은 이에 한정되지 않으며, 예컨대 Ru 하부전극(140a)의 상면 및 내면만 커패시터 영역으로 이용되는 컨케이브(concave)형 커패시터로 구현될 수도 있다. 또는 스택(stack)형 커패시터로 구현될 수도 있다. 컨케이브형 및 스택형 커패시터의 경우 인접하는 두 개의 Ru 하부전극(140a) 사이에 후술하는 몰드산화막 패턴(도 3 내지 도 5의 "130a")이 개재된다.
또한, 도 1에 도시한 예는 COB(capacitor over bit line)과 같이, DRAM에서 비트라인 위에 커패시터가 위치하는 경우이다. 그러나, 본 발명은 이에 한정되지 않으며, CUB(capacitor under bit line)과 같이 비트라인 아래에 커패시터가 위치하는 경우, 또는 트렌치형 커패시터와 같이 반도체 기판 안으로 커패시터가 형성되는 경우로 구현될 수도 있다.
본 발명에 있어서, RuO2 전처리막(146)의 두께는 5nm 이하인 것이 바람직하 다. TiO2 유전막(150)은 루타일 결정 구조를 갖기 때문에 고유전율을 가진다. 또한, RuO2 전처리막(146)의 결정 구조를 따라 형성된 것이므로, RuO2 전처리막(146)이 없는 경우에 비하여 저온에서도 루타일 결정 구조로 형성할 수 있는 장점이 있다. TiO2 유전막(150)에 도핑된 불순물은 Al 및 Hf 중에서 선택된 적어도 어느 하나인 것이 바람직하며, 0.1-10 at%로 도핑되어 있다. 더욱 바람직하게는 0.1-5 at%로 도핑되어 있다. 이러한 불순물 도핑에 의하여, TiO2 유전막(150)의 유전율 감소를 최소화하면서 누설전류를 크게 개선하여, 후술하는 실험예에서 보이는 바와 같이, 등가 산화막 두께 0.7 nm 이하의 유전막을 형성할 수 있게 된다. TiO2 유전막(150)에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 0.1 at% 이하로 도핑시에는 도핑에 의한 효과가 미미하다. 10 at% 이상으로 도핑시에는 누설전류 개선의 효과보다 유전율 감소의 영향이 크다.
이와 같이, 본 발명에 따른 반도체 소자의 커패시터는 삼성분계 유전막에 비하여 간단한 구조를 가진 이성분계 물질이면서 높은 유전율을 가진 TiO2 유전막을 채용한 것이며, TiO2 유전막에 불순물을 도핑하여 유전율 감소를 최소화하면서 누설전류를 크게 개선한 것이다.
제2 실시예
도 2 내지 도 8은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 단면도들이다. 도 9 및 도 10은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터 제조방법 중 TiO2 유전막 형성 단계의 순서도들이다.
먼저 도 2를 참조하면, 반도체 기판(100)에 LOCOS(local oxidation of silicon) 또는 STI(Shallow Trench Isolation)와 같은 소자 분리 공정을 이용하여 활성 영역을 한정한 다음, 활성 영역에 불순물 영역(105)을 소오스 및 드레인으로 가지는 트랜지스터 구조물을 형성한다. DRAM을 제작하기 위한 반도체 기판(100)은 실리콘 웨이퍼(silicon wafer)인 것이 통상적이지만 SOI(Silicon On Insulator)나 SOS(Silicon On Sapphire) 등으로 기판을 구성할 수도 있다.
트랜지스터 구조물 위에 하부 절연막(110)을 형성한 다음, 하부 절연막(110)을 관통하여 반도체 기판(100)의 불순물 영역(105)과 접하는 복수개의 컨택플러그(115)를 형성한다. 컨택플러그(115) 및 하부 절연막(110) 상에 예를 들어 실리콘 질화막으로 된 식각정지막(120)을 먼저 형성한 다음, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)-산화물 등을 증착하여 몰드산화막(130)을 형성한다.
다음으로 도 3에서와 같이, 식각정지막(120)의 상면이 노출될 때까지 몰드산화막(130)을 식각하여 몰드산화막 패턴(130a)을 형성한다. 이 때, 식각정지막(120)은 하부 절연막(110)이 식각되지 않게 보호한다. 이어서, 노출된 식각정지막(120)만 제거할 정도로 식각 공정을 진행하여 컨택플러그(115) 및 그 주변의 하부 절연막(110)의 상면을 노출시키는 홀(135)을 형성한다. 몰드산화막 패턴(130a)의 하부 에는 식각정지막 패턴(120a)이 잔류하게 된다.
도 4를 참조하여, 홀(135)을 완전히 매립하지 않는 정도 두께로 Ru막(140)을 형성한다. 이러한 Ru막(140)은 본 발명에 따른 커패시터의 하부전극이 될 막으로서, 스퍼터링에 의하여 형성하여도 되지만 플라즈마를 이용한 원자층 증착 방법(ALD) 또는 화학 기상 증착 방법(CVD)을 이용하여 형성함이 바람직하다.
여기서, 원자층 증착 방법이란 화학 기상 증착의 한 유형으로 유입된 소스 가스를 기판 표면에 화학 흡착시키고 나머지 소스 가스를 퍼지한 후 상기 흡착된 소스 가스로부터 물질층을 형성하는 방법이다. 소스 가스의 유입→퍼지의 사이클을 반복하여 원하는 두께의 물질층을 형성할 수 있다. 이 방법에 의하면, 통상 원자층 단위로 물질층의 두께를 조절할 수 있으므로 우수한 단차 피복성을 가진 물질층을 형성할 수 있으며, 물질층 내에 함유된 불순물의 농도도 매우 낮게 된다.
원자층 증착 방법을 이용한 Ru막(140)의 형성시, Ti(OC3H7)4 및 H2O를 소스 가스로 250℃에서 10nm 정도의 TiO2막을 씨드층 및 접합층으로서 먼저 형성한 다음, Ru(EtCp)2, RuCp(i-PrCp) 또는 Ru(DER)2를 소스 가스로, O2 및 플라즈마 활성화된 H2를 반응 가스로 하여 300℃에서 Ru막(140)을 형성할 수 있다. 가스 공급 시간과 퍼지 시간은 각각 0.1초, 5초 정도로 할 수 있다.
계속하여 도 5를 참조하여, Ru막(140) 위로 갭 필 특성이 좋은 USG(Undoped Silicate Glass)막과 같은 캡핑막(145)을 증착하여 홀(135) 내부를 매립한다. 다음으로, 몰드산화막 패턴(130a)의 상면이 드러날 때까지 캡핑막(145)과 Ru막(140)을 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing)로 제거한다(도면에서 점선 위 부분을 제거하는 것임). 이렇게 함으로써 각각 분리된 커패시터 Ru 하부전극(140a)이 형성된다.
다음으로 도 6에 도시한 것과 같이, 캡핑막(145)과 몰드산화막 패턴(130a)을 습식 식각으로 제거하여 Ru 하부전극(140a) 표면이 드러나게 한다. 이러한 구조에서 Ru 하부전극(140a)의 상면, 외면 및 내면이 모두 커패시터 영역으로 이용되는 실린더형 커패시터를 제조할 수 있다. 캡핑막(145)만 제거할 경우에는 Ru 하부전극(140a)의 상면 및 내면만 커패시터 영역으로 이용되는 컨케이브형 커패시터를 제조할 수 있다. 그런 다음, Ru 하부전극(140a) 표면을 산화시켜 루타일 결정 구조를 갖는 RuO2 전처리막(146)을 형성한다.
RuO2 전처리막(146)을 형성하기 위해, Ru 하부전극(140a)을 오존 가스로 100-400℃에서 열처리한다. 예를 들어, 250℃의 온도에서 약 15초간 열처리한다. Ru 하부전극(140a)은 육방최밀(HCP) 구조의 결정 구조를 가지지만, 오존 가스로 그 표면을 처리하면 Ru이 산화되면서 루타일 결정 구조를 가지는 산화막이 형성된다. 이 때, RuO2 전처리막(146)의 두께는 5nm 이하인 것이 바람직하다. 본 발명에서 형성하는 RuO2 전처리막(146)은 후속 성장시키는 TiO2 유전막(150)의 씨드층 역할을 하고 RuO2 전처리막(146)과 TiO2 유전막(150)의 격자 상수 차이가 거의 없으므로, TiO2 유전막(150)이 RuO2 전처리막(146)의 결정 구조를 따라 에피택셜 성장하게 된 다.
이렇게 본 실시예에서는 RuO2 전처리막(146)을 먼저 형성한 다음에, 도 7을 참조하여 TiO2 유전막(150) 형성 단계를 시작한다. RuO2 전처리막(146)을 형성하는 단계와 TiO2 유전막(150)을 형성하는 단계는 인시튜(in-situ)로 수행할 수 있다. 즉, 반도체 기판(100)을 반응실(미도시) 내로 인입한 다음, 반응실 내로 오존 가스를 유입시켜 Ru 하부전극(140a) 표면을 산화시킴으로써 RuO2 전처리막(146)을 형성한 후, 그 반응실에서 계속 TiO2 유전막(150)을 형성 단계를 진행한다.
일반적으로는 TiO2를 700℃ 이상의 고온에서 증착하여야 TiO2막이 루타일 결정 구조를 갖는다. 그러나 본 발명에 따르면, RuO2 전처리막(146)이 루타일 결정 구조를 가지고 있으므로, 그 위에 성장하는 TiO2 유전막(150)도 전처리막(146)의 결정 구조를 따라 루타일 결정 구조로 형성된다. 따라서, 본 발명에서와 같은 방법으로 하면 루타일 결정 구조를 갖는 TiO2 유전막(150)의 형성 온도를 400℃ 이하로 유지할 수 있다.
본 실시예에서와 같이 3차원적인 구조를 가지는 하부전극(140a) 상에 유전막(150)을 균일하게 형성하기 위해서는, 단차 피복성이 우수한 화학 기상 증착 또는 원자층 증착 방법을 이용할 수 있다. 원자층 증착 방법에 의하여 TiO2 유전막(150)을 형성하는 단계는 도 9와 같은 순서도에 의할 수 있다.
도 9를 참조하면, 반응실 내로 Ti 전구체를 공급한다(단계 s1). Ti 전구체는 반도체 기판(100) 상으로 약 200-400℃ 정도의 온도에서 약 0.1-3초 동안 제공된다. 사용할 수 있는 Ti 전구체의 예는 TTIP(titanium tetraisopropoxide, Ti(OC3H7)4)를 포함한다. Ti 전구체가 반도체 기판(100) 상으로 제공되면, Ti 전구체의 일부가 RuO2 전처리막(146)에 흡착된다. 그 중 화학 흡착된 Ti 전구체는 Ti 금속막을 단원자층으로 형성하게 된다.
다음으로, 반응실 내의 Ti 전구체를 퍼지한다(단계 s2). 퍼지 가스로는 아르곤(Ar) 가스 또는 질소(N2) 가스와 같은 불활성 가스를 이용할 수 있다. 이 퍼지 가스는 반응실로부터 Ti 전구체 가운데 화학 흡착되지 않은 부분을 제거한다. 퍼지 가스는 반응실 내로 약 0.1-3초 동안 공급된다.
계속하여 반응실 내로 산화제를 공급한다(단계 s3). 산화제는 오존 가스, 수증기(H2O) 또는 산소 플라즈마이다. 산화제는 약 200-400℃ 정도의 온도에서 약 0.1-3초 동안 제공된다. 산화제는 단계 s1에서 형성된 Ti 금속막과 화학적으로 반응을 하여, RuO2 전처리막(146) 상에 한 층의 TiO2 유전막을 형성한다.
산화제로써 오존 가스를 사용하는 경우, 오존 가스의 양은 100-500g/m3으로 할 수 있다. 오존 가스 공급 시간을 증가시킬수록 TiO2 유전막의 두께와 TiO2 유전막의 밀도는 증가되는 반면, TiO2 유전막 내의 Ti 밀도는 감소된다. 오존 가스 공급 시간이 긴 경우의 TiO2 유전막의 전기적 물성(등가 산화막 두께, 누설전류 밀도 등)이 오존 가스 공급 시간이 짧은 경우의 TiO2 유전막의 전기적 물성보다 우수하다.
다음으로, 반응실 내의 산화제를 퍼지한다(단계 s4). 퍼지 가스는 반응실로부터 반응하지 않은 산화제를 제거한다. 이 단계의 퍼지 가스는 단계 s2의 퍼지 가스와 동일한 종류, 동일한 공급 시간 및 온도로 공급할 수 있다. 경우에 따라서는 단계 s2의 퍼지 가스와 상이한 종류, 상이한 공급 시간 및 온도로 공급할 수도 있다.
이렇게 s1 내지 s4의 단계로 이루어진 TiO2 증착 사이클을 수 차례 반복하여 원하는 두께로 루타일 결정 구조를 가지는 TiO2 유전막(150)을 형성한다.
일반적으로는 TiO2를 고온에서 증착하여야 TiO2막이 루타일 결정 구조를 갖고, 저온에서 TiO2막을 형성하면 아나타제(anatase) 결정 구조를 가진다. 아나타제 결정 구조를 갖는 TiO2막은 약 30-40 정도의 상대 유전율을 가지는 반면, 루타일 결정 구조를 갖는 TiO2막은 약 90-170 정도의 매우 큰 상대 유전율을 가진다. 특히, 정방정 결정에 속하는 루타일 결정 구조의 TiO2막은 단축인 a축을 따라서는 약 90 정도의 상대 유전율을 보이지만, 장축인 c축을 따르면 약 170 정도까지의 현저하게 높은 상대 유전율을 나타낸다. 그러나, 이러한 루타일 결정 구조를 갖는 TiO2막은 적어도 700℃ 이상의 고온에서만 형성되기 때문에, 종래에는 루타일 결정 구조를 갖는 TiO2막을 형성하는 동안에, 트랜지스터, 절연막 및 배선과 같은 하부 구조물과 특히 Ru로 이루어진 하부전극이 열적 손상을 입게 되는 문제점이 있다.
그러나 본 발명에 따르면, RuO2 전처리막(146)이 루타일 결정 구조를 가지고 있으므로 그 위에 형성되는 TiO2 유전막(150)도 그 결정 구조를 따라 루타일 결정 구조로 형성된다. 따라서, 400℃ 이하의 저온, 예컨대 200-300℃ 정도의 저온에서도 루타일 결정 구조를 갖는 TiO2 유전막(150)을 형성할 수 있다. 본 발명에서는 이렇게 저온에서 루타일 결정 구조를 갖는 TiO2 유전막(150)을 형성함에 따라 하부 구조물의 열화없이 커패시터 공정을 진행할 수 있다. 또한, 큰 유전율을 기대할 수 있다.
본 발명에서는 이렇게 TiO2 유전막(150)을 형성하면서, 또한 TiO2 유전막(150)에 불순물을 도핑한다. 불순물 도핑은 누설전류 특성 저하를 보상한다. 그러나, 불순물 도핑에 따라 TiO2 유전막(150)의 유전율이 감소될 수 있다. 따라서, 적정한 도핑 농도를 결정하여 최적화하여야 한다. 본 발명자의 실험 결과, 도핑하는 불순물은 Al 및 Hf 중에서 선택된 적어도 어느 하나, 도핑 농도는 0.1-10 at%임이 바람직하다. at%의 기준은 Ti의 원자량이다. 더욱 바람직하게는 0.1-5 at%로 도핑하여 유전율 감소를 최소화하면서 누설전류를 개선한다. TiO2 유전막(150)에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 0.1 at% 이하로 도핑시에는 도핑에 의한 효과가 미미하다. 10 at% 이상으로 도핑시에는 누설전류 개선의 효과보다 유전율 감소의 영향이 크다.
Al 및 Hf 중에서 선택된 적어도 어느 하나를 도핑하기 위해서는, TiO2 유전막(150)을 형성하는 동안에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 포함하는 불순물 소스를 기상으로 도입하는 방법을 이용하거나, TiO2 유전막(150) 위에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 포함하는 불순물 소스막을 증착한 후 TiO2 유전막(150) 안으로 확산시키는 방법을 이용할 수 있다.
예를 들어, Al을 도핑하기 위해 TiO2 유전막(150)을 형성하는 동안에 TMA(trimethyl aluminum, Al(CH3)3)와 같이 Al을 포함하는 불순물 소스를 기상으로 도입한다. 또한, Hf를 도핑하기 위해 TiO2 유전막(150)을 형성하는 동안에 TEMAHf(tetra ethyl methyl amino hafnium, Hf[N(C2H5)CH3]4), TDMAHf(tetra dimethyl amino hafnium, Hf[N(CH3)2]4), TDEAHf(tetra diethyl amino hafnium, Hf[N(C2H5)2]4), HfCl4 또는 NOH(Hf([N(CH3)(C2H5)]3[OC(CH3)3]) 등과 같이 Hf을 포함하는 불순물 소스를 기상으로 도입한다. 또는 Al을 도핑하기 위해 TiO2 유전막(150)을 형성한 다음, 그 위에 Al2O3막과 같이 Al을 포함하는 막을 증착한 후 TiO2 유전막(150) 안으로 Al을 확산시킨다. Hf를 도핑하기 위해 TiO2 유전막(150)을 형성한 다음, 그 위에 HfO2막과 같이 Hf를 포함하는 막을 증착한 후 TiO2 유전막(150) 안으 로 Hf를 확산시킨다. TiO2 유전막(150)의 두께에 따라 불순물 소스막의 두께도 달라져야 하겠지만 상기의 도핑 농도를 만족시키기 위해 통상적으로 불순물 소스막의 두께는 1nm 내외로 할 수가 있다. 또한, 이 정도의 두께를 가진 불순물 소스막은 TiO2 유전막(150) 안으로 모두 확산해서 골고루 퍼지기 때문에 TiO2 유전막(150) 위에 적층한 불순물 소스막이 남게 되는 일은 드물다. 불순물 소스막의 증착도 원자층 증착 방법에 의할 수 있다.
기상의 불순물 소스는 도 10에 도시한 바와 같이 Ti 전구체 공급 단계(s1) 사이클과 별개로 도입하고 퍼지하거나, 도 9에 도시한 Ti 전구체의 공급 단계(s1) 사이클에 포함시켜 도입한다.
도 10을 참조하면, TiO2 유전막(150)에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 도핑하기 위하여, 반응실 내로 Ti 전구체를 공급하는 단계(s1), 반응실 내의 Ti 전구체를 퍼지하는 단계(s2), 반응실 내로 산화제를 공급하는 단계(s3) 및 반응실 내의 산화제를 퍼지하는 단계(s4)로 이루어지는 TiO2 증착 사이클을 n번(n≥1) 반복한 다음, 반응실 내로 Al 및 Hf 중에서 선택된 적어도 어느 하나를 포함하는 불순물 소스를 공급하는 단계(s5), 반응실 내의 불순물 소스를 퍼지하는 단계(s6), 반응실 내로 산화제를 공급하는 단계(s7), 및 반응실 내의 산화제를 퍼지하는 단계(s8)를 포함하는 도핑 사이클을 1번 수행하고, 이러한 TiO2 증착 사이클과 도핑 사이클로 이루어진 사이클을 수 차례 반복한다. 도핑 사이클 중, 도 10의 순 서도에서 괄호로 표시한 부분인, 반응실 내로 산화제를 공급하는 단계(s7) 및 반응실 내의 산화제를 퍼지하는 단계(s8)는 생략할 수도 있다. 또는 도핑 사이클 직전의 산화제 공급(s3)과 산화제 퍼지 단계(s4)를 생략할 수도 있다. Ti 전구체의 공급 시간 대 불순물 소스의 공급 시간 비율을 높게 할수록 TiO2 유전막(150) 안의 불순물 농도가 증가된다.
이와 같은 방법을 이용해 적정한 양의 불순물을 도핑함으로써 TiO2 유전막(150)의 유전율 감소를 최소화하면서 누설전류를 크게 개선하여, 후술하는 실험예에서 보이는 바와 같이, 등가 산화막 두께 0.7 nm 이하의 유전막을 형성할 수 있게 된다.
TiO2 유전막(150)을 형성한 다음에는, 그 전기적 특성이 개선되도록, 후열처리(annealing)하는 단계를 더 수행할 수도 있다. 예를 들어, TiO2 유전막(150)이 형성된 결과물을 산소(O2)와 질소(N2)가 포함된 가스 분위기에서 열처리할 수 있다. 후열처리 온도를 500℃ 이하로 유지한다. 이 정도의 온도는 하부 구조물 및 Ru 하부전극(140a)의 구조적 안정성을 저해하지 않는다. 후열처리 시간은 30분 이내로 할 수 있다.
계속하여 도 8에 도시된 바와 같이, TiO2 유전막(150) 상에 상부전극(160)을 형성한다. 상부전극(160)은 귀금속, 내열금속, 내열금속 질화물 또는 도전성 산화물로 형성한다. 귀금속은 Ru, Pt 또는 Ir이고, 내열금속 질화물은 TiN, TaN 또는 WN이며, 도전성 산화물은 RuO2, IrO2 또는 SrRuO3일 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 커패시터 제조방법에서 TiO2 유전막(150)은 RuO2 전처리막(146)의 결정 구조를 따라 형성되므로, 200-300℃의 저온에서도 형성할 수 있으며, 루타일 결정 구조를 갖기 때문에 고유전율을 가진다. 또한, TiO2 유전막(150)에 불순물을 도핑함으로써, 유전율 감소를 최소화하면서 누설전류를 크게 개선할 수 있게 된다.
제3 실시예
도 11 및 도 12는 본 발명의 제3 실시예에 따른 반도체 소자의 커패시터 제조방법 중 TiO2 유전막 형성 단계의 순서도들이다.
전술한 제2 실시예에서는 RuO2 전처리막(146)을 먼저 형성한 후 TiO2 유전막(150)을 형성하는 예를 설명하였다. 그러나, TiO2 유전막(150)을 형성하는 동안, 다시 말해, TiO2 유전막(150) 형성을 먼저 시작한 후 유전막 형성을 완료하기 전에 RuO2 전처리막(146)을 형성할 수도 있으며, 이 때 RuO2 전처리막(146)을 형성하기 위해 TiO2 유전막(150)을 형성하는 동안에 산화제로써 오존 가스를 사용한다. 이하에서는 이러한 방법의 실시예에 관해 설명한다.
먼저 도 5를 참조하여 설명한 단계까지 진행한다. 그런 다음, 캡핑막(145)과 몰드산화막 패턴(130a)을 습식 식각으로 제거하여 Ru 하부전극(140a) 표면이 드러 나게 한다.
그런 다음, 반도체 기판(100)을 반응실 내로 인입하고, 도 11 또는 도 12와 같은 순서도에 따라 TiO2 유전막(150) 형성을 시작한다. RuO2 전처리막(146)을 형성하기 위해서는 TiO2 유전막(150)을 형성하는 동안에 산화제로써 오존 가스를 사용함이 특징이다.
먼저 도 11을 참조하면, 반응실 내로 Ti 전구체를 공급하고(단계 s11), 반응실 내의 Ti 전구체를 퍼지한 다음(단계 s12), 반응실 내로 오존 가스를 공급하고(단계 s13), 반응실 내의 오존 가스를 퍼지한다(단계 s14). 이러한 단계 s11 내지 s14로 이루어지는 TiO2 증착 사이클을 수 차례 반복하는 원자층 증착 방법에 의하여 도 7에서와 같이 TiO2 유전막(150)을 형성한다. 이 때, 사용되는 오존 가스는 100-500g/m3, 예컨대 400g/m3의 농도로 하는데, 오존 가스는 TiO2 유전막(150)을 침투하여 Ru 하부전극(140a) 표면을 산화시킬 수 있다. 따라서, TiO2 유전막(150)을 형성하는 동시에 Ru 하부전극(140a) 표면에 RuO2 전처리막(146)을 형성하게 된다. 이 때에도, RuO2 전처리막(146)의 두께는 5nm 이하인 것이 바람직하다. 특히 이와 같이 RuO2 전처리막(146)이 형성되는 경우 Ru 하부전극(140a)의 거칠기 증가가 억제되는 장점과 공정 단순화의 장점이 있다.
그 밖에 TiO2 유전막(150)을 형성하는 방법, 특히 불순물 도핑에 관해서는 도 9 및 도 10을 참조하여 설명한 바와 같은 제2 실시예의 설명을 그대로 원용할 수 있다. 도 12는 TiO2 유전막(150) 형성을 먼저 시작한 후 유전막 형성을 완료하기 전에 RuO2 전처리막(146)을 형성하는 본 실시예에서 TiO2 유전막(150)에 불순물을 도핑하는 예를 보여주는 것으로, 도 10의 순서도와 유사하나, 산화제로써 특히 오존 가스를 사용함을 알 수 있다.
본 실시예에 의한 특유의 효과는 RuO2 전처리막(146) 형성 단계를 별도로 진행하는 것이 아니라, TiO2 유전막(150) 형성시 산화제로써 오존 가스를 사용하는 것에 의해 TiO2 유전막(150)을 형성하는 동안에 형성할 수 있어 간단하다는 것이다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
실험예 1
본 발명의 제3 실시예, 즉 TiO2 유전막을 형성하는 동안에 RuO2 전처리막을 형성하는 예에 따라 TiO2 유전막을 형성하였다. 그러나 TiO2 유전막에 불순물 도핑은 실시하지 않았다. 구체적으로, Ru 하부전극 위에 트래블링-웨이브(traveling wave) 방식의 원자층 증착 장비를 이용하여 250℃의 온도에서 TTIP와 오존 가스를 사용하여 TiO2 유전막을 형성하였다. TiO2 유전막은 400℃의 온도 및 N2(95%)/O2(5%) 분위기에서 후열처리하였다.
도 13은 이렇게 형성한 Al을 도핑하지 않은 TiO2 유전막의 물리적 두께 변화에 따른 등가 산화막(Toxeq) 두께 변화를 보이는 그래프이다. 그래프의 기울기로부터 TiO2 유전막의 유전율이 100에 해당함을 알 수 있다.
앞에서 언급한 바와 같이 TiO2 유전막의 결정 구조가 아나타제일 때에 상대 유전율은 30-40 정도이다. TiO2 유전막이 루타일 결정 구조일 때, 단축인 a축을 따라서는 약 90 정도의 상대 유전율을, 장축인 c축을 따라서는 약 170 정도의 상대 유전율을 나타낸다. 본 실험예에서는 TiO2 유전막의 유전율이 100 정도이므로, 250℃의 저온이지만 루타일 결정 구조의 TiO2 유전막을 형성하였음을 알 수 있다. 이는 TiO2 유전막을 형성하는 동안에 오존 가스의 산화 작용에 의해 Ru 하부전극 표면이 산화되어 RuO2 전처리막을 형성하였기 때문이다. 또한, 이렇게 형성한 TiO2 유전막의 유전율이 90과 170 사이에 있으므로 루타일 결정 구조가 랜덤하게 배열된 것임을 알 수 있다.
실험예 2
도 14는 본 발명의 제3 실시예에 따라 TiO2 유전막을 형성한 경우 TiO2 유전막의 X-선 회절(XRD) 분석 자료를 보여주는 도면이고, 도 15는 Ru 하부전극과 TiO2 유전막 사이 계면의 X-선 광전자 분산(XPS) 스펙트럼 자료를 보여주는 도면이다. 도 14에 도시된 바와 같이, 본 발명에 따라 Ru 전극 위에 오존 가스를 이용하는 원자층 증착 공정으로 형성한 TiO2 유전막의 결정 구조는 루타일이다. 이는 도 15에서 볼 수 있는 바와 같이, 오존 가스를 이용하는 원자층 증착 공정으로 TiO2 유전막을 형성하는 경우 Ru 전극의 표면이 얇은 RuO2로 변환되었기 때문이다.
실험예 3
도 16은 Al이 도핑된 TiO2 유전막과 도핑되지 않은 TiO2 유전막의 누설전류-전압(J-V) 그래프이다. 본 실험의 경우 상부전극으로 전자원증발법으로 증착한 백금을 사용하였다. 네모는 Al로 도핑된 TiO2 유전막의 경우이고 동그라미는 도핑되지 않은 TiO2 유전막의 경우이다. 앞에서도 언급한 바와 같이, 본 발명에서 실시하는 유전막의 불순물 도핑은 누설전류 특성 저하를 보상한다. 그러나, TiO2 유전막의 유전율을 감소시킨다. 따라서, 적정한 도핑 농도를 결정하여야 한다. 본 발명자의 실험 결과, 불순물이 Al인 경우 적정한 도핑 농도는 0.1-10 at%이다.
도 16을 참조하면, Al을 적정량 TiO2 유전막에 도핑했을 때 도핑하지 않은 유전막에 비하여 등가 산화막 두께는 더 작지만 누설전류가 0.5-1V 영역에서 훨씬 작음을 보여준다. 도면으로 제시하지는 않았으나, Al을 도핑할 경우에 유전 손실 또한 Al 혼입에 의해 감소되는 효과도 있다. 실험 결과, Al을 도핑하지 않은 TiO2 유전막의 유전 손실은 2% 가량이었으나, Al을 도핑한 TiO2 유전막의 경우 유전 손실 은 0.5%로 크게 감소되었다.
도 17은 최적화된 농도로 Al 도핑된 TiO2 유전막의 물리적 두께 변화에 따른 등가 산화막 두께 변화를 보이는 그래프이다. 그래프의 기울기로부터 유전막의 유전율이 50 정도이고 얻을 수 있는 최소 등가 산화막 두께가 약 0.4nm에 이름을 알 수 있다.
도 18은 최적화된 농도로 Al 도핑된 TiO2 유전막의 누설전류-전압(J-V) 그래프이다. 약 0.62nm 정도의 등가 산화막 두께에서 DRAM 커패시터에서 요구되는 5X10-7 A/cm2 @ 0.8V 이하의 누설전류가 유지됨을 보여주고 있다.
도 19는 Al이 도핑된 TiO2 유전막과 도핑되지 않은 TiO2 유전막의 등가 산화막 두께에 따른 누설전류 그래프이다. 동그라미는 Al로 도핑된 TiO2 유전막의 경우이고 세모는 도핑되지 않은 TiO2 유전막의 경우이다. 도 19를 보면, 1X10-2 A/cm2 @ 0.8V 이하의 누설전류 조건을 따른다면 본 발명에서와 같은 Al 도핑된 TiO2 유전막으로는 등가 산화막 두께를 5Å까지 낮출 수 있다. 등가 산화막 두께를 6Å으로 한다면 본 발명에서와 같은 Al 도핑된 TiO2 유전막으로는 1X10-7 A/cm2 @ 0.8V 이하의 누설전류 조건을 만족시킬 수 있다.
이상의 도 17 내지 도 19를 참조하면, 도 13에서와 같이 불순물을 도핑하지 않은 TiO2 유전막에 비하여 유전율은 감소되나 DRAM 커패시터에서 요구되는 유전율, 누설전류 및 등가 산화막을 얻을 수 있음을 알 수 있다.
실험예 4
불순물로써 Al을 도핑하는 경우와 Hf를 도핑하는 경우를 비교해 보았다. Al은 TiO2 유전막을 형성하는 동안 Al을 포함하는 불순물 소스를 기상으로 공급하여 도핑하였고, Hf는 TiO2 유전막 위에 HfO2막을 원자층 증착 방법으로 증착하고 확산시켜 도핑하였다.
도 20은 Al이 도핑된 TiO2 유전막과 Hf가 도핑된 TiO2 유전막의 등가 산화막 두께에 따른 누설전류 그래프이다.
도면에서 속이 채워진 네모, 동그라미 및 세모가 Al로 도핑된 TiO2 유전막의 경우이고, 속이 빈 네모가 Hf가 도핑된 TiO2 유전막의 경우이다. 그리고, 속이 채워진 네모는 TiO2 증착 사이클을 120번, Al 도핑 사이클을 1번 수행한 경우이고, 동그라미는 TiO2 증착 사이클을 90번, Al 도핑 사이클을 1번 수행한 경우이며, 세모는 TiO2 증착 사이클을 60번, Al 도핑 사이클을 1번 수행한 경우이다. 속이 빈 네모로 나타낸 데이터들은 TiO2 증착 사이클 175, 250, 300, 350번에 대해 HfO2 증착 사이클을 각각 5번 수행하여 얻었다(이것은 TiO2 유전막을 약 8 ~ 10nm 증착하고 그 위 에 HfO2를 약 0.5nm 증착한 것에 해당된다).
도 20을 참조하면, Hf가 도핑된 TiO2 유전막의 경우가 Al이 도핑된 TiO2 유전막의 경우보다 동일한 등가 산화막 두께에서 누설전류가 같거나 5배 정도 적다. 특히, 등가 산화막 6Å 이하 부분에서 Hf가 도핑된 TiO2 유전막의 누설전류가 더 적은 것을 확인할 수 있다.
도 21은 등가 산화막 두께가 6Å으로 동일한, Al이 도핑된 TiO2 유전막과 Hf가 도핑된 TiO2 유전막 그리고 불순물이 도핑되지 않은 TiO2 유전막의 누설전류-전압(J-V) 그래프이다.
도면에서 네모는 Hf가 도핑된 TiO2 유전막에 관한 것으로, TiO2 증착 사이클 250번에 대해 HfO2 증착 사이클을 5번 수행한 경우이고, 세모는 Al이 도핑된 TiO2 유전막에 관한 것으로, TiO2 증착 사이클을 60번, Al 도핑 사이클을 1번 수행한 경우이며, 별표는 불순물이 도핑되지 않은 TiO2 유전막의 경우이다.
도 21을 참조하면, 1V 이하의 낮은 전압 인가시, Hf가 도핑된 TiO2 유전막의 누설전류가 가장 적은 것을 볼 수 있다.
실험예 5
도 22는 증착된 상태(as-deposited)의 Al 도핑된 TiO2 유전막, Al 도핑된 TiO2 유전막을 N2/O2 분위기에서 후열처리한 경우 및 Al 도핑된 TiO2 유전막을 O3 처리한 경우의 등가 산화막 두께 및 유전율을 보이는 도면이다. 도면에서 속이 채워진 네모는 등가 산화막 두께를, 속에 사선이 든 네모는 유전율을 나타낸다. 도 22을 보면, 후열처리한 Al 도핑된 TiO2 유전막의 경우가 가장 등가 산화막 두께가 작고 유전율이 큰 것을 알 수 있다. 따라서, 유전막 증착 후 후열처리하는 것이 바람직하다는 것을 알 수 있다.
도 23은 증착된 상태의 Al 도핑된 TiO2 유전막, 후열처리한 Al 도핑된 TiO2 유전막 및 O3 처리한 Al 도핑된 TiO2 유전막의 누설전류-전압(J-V) 그래프이다. 그래프에서 속이 채워진 네모는 증착된 상태의 Al 도핑된 TiO2 유전막, 속에 엑스 표시가 든 네모는 후열처리(또는 어닐)한 Al 도핑된 TiO2 유전막, 점선으로 그린 네모는 O3 처리한 Al 도핑된 TiO2 유전막의 결과를 각각 나타낸다.
도 23을 보면, 후열처리한 Al 도핑된 TiO2 유전막의 경우가 가장 누설전류가 작은 것을 알 수 있다. 따라서, 이 결과에서도 유전막 증착 후 후열처리하는 것이 바람직하다는 것을 알 수 있다.
실험예 6
본 발명의 제2 실시예, 즉 RuO2 전처리막을 먼저 형성한 후 TiO2 유전막을 형성하는 예에 따라 TiO2 유전막을 형성하여 시편을 준비하였다. 구체적으로, RuO2 전처리막을 형성하기 위해, Ru 하부전극을 오존 가스로 250℃의 온도에서 약 15초간 열처리하였다. 그런 다음, RuO2 전처리막 상에 원자층 증착 방법에 의하여 약 27nm 두께의 TiO2 유전막을 형성하였다. 이 때, 산화제로써 수증기를 사용하였다.
이렇게 오존 가스로 전처리하여 형성한 RuO2 전처리막 상에 형성된 TiO2 유전막과 비교하기 위해, 오존 가스에 의한 전처리없이 산화제로써 수증기를 사용하는 원자층 증착 방법에 의하여 Ru 하부전극 위에 직접 TiO2 유전막을 형성한 비교용 시편도 준비하였다.
본 발명에 따른 시편과 비교용 시편의 TiO2 유전막의 결정 구조를 파악하기 위하여 XRD 분석을 하였다. 이 경우, TiO2 유전막이 얇아서 XRD로는 TiO2에 해당하는 피크를 찾을 수 없었다. 이에 경사각 X-선 회절(GAXRD) 분석을 실시하였다.
도 24는 본 발명의 제2 실시예에 따라 오존 가스로 전처리하여 형성한 RuO2 전처리막 상에 TiO2 유전막을 형성한 경우와 오존 가스에 의한 전처리없이 산화제로써 수증기를 사용하는 원자층 증착 방법에 의하여 Ru 하부전극 위에 직접 TiO2 유전막을 형성한 비교용 시편의 경사각 X-선 회절 분석 자료를 보여주는 도면이다. 도 24에서 위쪽 그림은 비교용 시편에 대한 것이고, 아래쪽 그림은 본 발명에 따른 시편에 대한 것이다.
오존 가스에 의한 전처리없이 산화제로써 수증기를 사용하는 원자층 증착 방 법에 의하여 Ru 하부전극 위에 직접 TiO2 유전막을 형성한 비교용 시편(위쪽 그림)의 경우, 아나타제에 해당하는 (101) 및 (200) 피크를 보인다. 본 발명에 따라 오존 가스로 전처리하여 형성한 RuO2 전처리막 상에 TiO2 유전막을 형성한 시편(아래쪽 그림)의 경우, 루타일 (110) 및 (101)을 보인다.
이러한 결과로부터, Ru 하부전극을 오존 가스로 전처리한다면 산화제로써 수증기를 사용하는 원자층 증착 방법에 의하여도 루타일 결정 구조를 갖는 TiO2 유전막을 형성할 수 있다는 것을 알 수 있다.
실험예 7
실험예 6에서와 같이, 본 발명의 제2 실시예에 따라 오존 가스로 전처리하여 형성한 RuO2 전처리막 상에 산화제로써 수증기를 사용하는 원자층 증착 방법에 의하여 TiO2 유전막을 형성한 제1 시편, 그리고 이것과 비교하기 위해 오존 가스에 의한 전처리없이 산화제로써 수증기를 사용하는 원자층 증착 방법에 의하여 Ru 하부전극 위에 직접 TiO2 유전막을 형성한 비교용 시편을 준비하고, 본 발명의 제3 실시예에 따라 RuO2 전처리막을 먼저 형성하는 대신, 산화제로써 오존 가스를 사용하는 원자층 증착 방법에 의하여 TiO2 유전막을 형성하는 동안 RuO2 전처리막을 형성한 제2 시편도 준비하였다.
도 25는 각각의 방법에 따른 TiO2 유전막의 물리적 두께 변화에 따른 등가 산화막 두께 변화를 보이는 그래프이다. 그래프에서 속이 빈 동그라미는 제1 시편의 결과이고, 속이 채워진 동그라미는 비교용 시편의 결과이며, 속이 채워진 네모는 제2 시편의 결과이다.
도 25를 참조하면, 제1 시편과 제2 시편의 경우 유전율이 약 83 정도이고, 비교용 시편의 경우 유전율이 약 37 정도이다. 따라서, 본 발명의 제2 실시예나 제3 실시예에 따라 TiO2 유전막을 형성하는 경우에 루타일 결정 구조를 갖게 됨을 확인할 수 있다.
실험예 8
앞의 실시예들에서 상술한 바와 같이 본 발명에 따른 반도체 소자의 커패시터는 실린더형, 컨케이브형 또는 스택형과 같은 3차원 하부전극의 구조를 가질 수 있다. 3차원 하부전극 위에 형성하는 유전막도 3차원 구조를 갖게 되는데, 일반적으로 박막의 증착 방법에 따라 3차원 구조의 상면, 측면 및 바닥면에 형성되는 박막의 두께 및 결정 구조, 전기적 성질이 서로 달라져 균일하지 않을 수 있다. 박막의 두께가 균일하지 않으면 박막의 물성 또한 영향을 받을 수 있다. 그러나, 본 발명에 따른 방법에 의하면 3차원 구조에 균일한 두께로 증착된 TiO2 유전막을 얻을 수 있는데, 본 실험예에서는 그러한 결과를 보여준다.
도 26은 본 실험예에서 마련한 샘플의 모식적인 단면도이다.
앞의 실시예들에서 상술한 바와 같이, 몰드산화막을 식각하여 홀(135)을 형성하고, 홀(135) 및 몰드산화막 패턴(130a)의 단차를 따라 Ru막(140), RuO2 전처리 막(146), TiO2 유전막(150) 및 상부전극(160)을 차례로 형성한다. 각 요소의 형성 방법은 앞의 실시예들을 따른다. 이 때 비교의 목적으로 일부 샘플의 TiO2 유전막(150)은 불순물 도핑을 실시하지 않고, 다른 일부 샘플의 TiO2 유전막(150)에 대해서는 Al 도핑을 실시하였다. (도시의 편의를 위해 홀(135) 측면을 직선으로 도시하였으나, 홀(135)을 Bosch 방법에 의해 형성하는 경우에는 홀(135) 측면이 주름진 형태가 된다.)
홀(135)의 상면(정확하게는 몰드산화막 패턴(130a)의 상면), 측면 및 바닥면에 형성된 TiO2 유전막(150)의 유전적인 성질을 각각 측정하기는 어렵다. 이에 본 실시예에서는, 홀(135)의 크기 및 홀(135) 사이의 간격을 달리하여 여러 종류의 샘플을 만들고, 홀(135) 어레이의 기하에 따른 예상 정전용량과 실측 정전용량을 비교하였다. 예상 정전용량은 몰드산화막 패턴(130a)의 상면에 형성된 TiO2 유전막(150)의 두께와 유전 상수를 측정하고, 홀(135)의 측면 및 바닥면에도 이 두께와 유전 상수를 유지하면서 TiO2 유전막(150)이 형성된다고 가정하며, 홀(135) 어레이의 기하에 따라 계산한 총 면적을 이용해 계산한다.
도 27은 도핑되지 않은 TiO2 유전막에 대해, TiO2 유전막이 증착되는 홀 간격에 따른 정전용량을 홀의 크기별로 보여주는 그래프이다.
홀(135)의 지름/깊이가 0.8/4.6㎛인 샘플 및 1.0/6.2㎛인 샘플을 준비하였다. 이웃하는 홀(135) 사이의 간격은 0.5㎛부터 4㎛까지 변화시켰다. 전체 홀(135) 어레이의 면적은 100X100㎛2이고 도핑되지 않은 TiO2 유전막을 형성하였다. 전기적 콘택을 위하여 각 어레이에 어레이와 동일한 면적의 콘택패드를 부착하였다.
도 28은 Al 도핑된 TiO2 유전막에 대해, TiO2 유전막이 증착되는 홀 간격에 따른 정전용량을 홀의 크기별로 보여주는 그래프이다.
홀(135)의 지름/깊이가 0.8/7.5㎛인 샘플 및 1.0/8.3㎛인 샘플을 준비하였다. 이웃하는 홀(135) 사이의 간격은 0.5㎛부터 4㎛까지 변화시켰다. 전체 홀(135) 어레이의 면적은 50X50㎛2이고 Al 도핑된 TiO2 유전막을 형성하였다. 전기적 콘택을 위하여 각 어레이에 어레이와 동일한 면적의 콘택패드를 부착하였다.
도 27 및 도 28의 그래프에서 네모는 홀의 크기가 0.8㎛일 때이고, 동그라미는 홀의 크기가 1.0㎛일 때이다. 또한 속이 빈 네모와 동그라미는 홀 어레이의 기하에 따른 예상 정전용량이고, 속이 채워진 네모와 동그라미는 실측 정전용량이다.
도 27 및 도 28을 참조하면, 홀의 크기가 달라져도, 그리고 Al 도핑 여부에 상관없이 예상 정전용량과 실측 정전용량이 거의 일치하는 것을 볼 수 있다. 예상 정전용량은 TiO2 유전막의 두께 및 유전 성질이 위치에 따라 변하지 않고 일정하다는 가정 하에 얻은 값이므로, 이러한 예상 정전용량과 실측 정전용량이 거의 일치한다는 것은, 본 발명에 따라 TiO2 유전막을 형성하면 3차원 구조의 상면, 측면 및 바닥면에 상관없이 실제로 균일한 두께와 유전 성질을 얻을 수 있다는 것을 보여준다. 따라서, 본 발명에 따른 반도체 소자의 커패시터 및 그 제조방법은 균일한 유 전막의 두께가 요구되며 수십 기가급 이상의 저장 용량이 요구되는 50nm급 DRAM에 충분히 적용가능하다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명에 따르면, 페로브스카이트 구조를 갖는 (Ba, Sr)TiO3와 같이 제작이 어려운 삼성분계 유전체에 비하여 간단한 구조를 가진 물질인 TiO2 유전막을 채용함으로써, 현재의 기가급 저장 용량을 갖는 반도체 소자를 제조하기 위한 ULSI-DRAM 공정에서 가장 큰 문제점의 하나인 커패시터 제조 공정에 관련된 제반 문제를 획기적으로 개선할 수 있다.
본 발명에 따라 RuO2 전처리막을 형성한 위에 TiO2 유전막을 루타일 결정 구조로 형성하면, 유전율이 높은 유전막을 저온에서 형성할 수 있다. 그리고, TiO2 유전막에 불순물을 도핑하여 누설전류 저하를 보상하므로 등가 산화막 두께 0.7nm 이하의 유전막을 형성할 수 있다. 또한, 이상과 같은 모든 공정이 박막 증착시에는 400℃ 이하, 증착 후의 후열처리도 500℃ 이하에서 진행되어 Ru 전극의 열에 의한 변형 등과 같은 열화를 방지한다.
따라서, 본 발명에 따른 반도체 소자의 커패시터 및 그 제조방법은 수십 기 가급 이상의 저장 용량이 요구되는 50nm급 DRAM에 충분히 적용가능하다.
Claims (24)
- 반도체 기판에 형성된 Ru 하부전극;상기 Ru 하부전극이 산화되어 형성된 것으로 루타일(rutile) 결정 구조를 갖는 RuO2 전처리막;상기 RuO2 전처리막의 결정 구조를 따라 루타일 결정 구조로 형성되고 불순물로 도핑된 TiO2 유전막; 및상기 TiO2 유전막 상에 형성된 상부전극을 포함하는 반도체 소자의 커패시터.
- 제1항에 있어서, 상기 RuO2 전처리막의 두께는 5nm 이하인 것을 특징으로 하는 반도체 소자의 커패시터.
- 제1항 또는 제2항에 있어서, 상기 불순물은 Al 및 Hf 중에서 선택된 적어도 어느 하나이며 0.1-10 at%로 도핑되어 있는 것을 특징으로 하는 반도체 소자의 커패시터.
- 제3항에 있어서, 상기 Ru 상부전극은 귀금속, 내열금속, 내열금속 질화물 또 는 도전성 산화물인 것을 특징으로 하는 반도체 소자의 커패시터.
- 제4항에 있어서, 상기 귀금속은 Ru, Pt 또는 Ir이고, 상기 내열금속 질화물은 TiN, TaN 또는 WN이며, 상기 도전성 산화물은 RuO2, IrO2 또는 SrRuO3인 것을 특징으로 하는 반도체 소자의 커패시터.
- 반도체 기판에 Ru 하부전극을 형성하는 단계;상기 Ru 하부전극 표면을 산화시켜 루타일 결정 구조를 갖는 RuO2 전처리막을 형성하는 단계;상기 RuO2 전처리막 상에 상기 전처리막의 결정 구조를 따라 루타일 결정 구조로 TiO2 유전막을 형성하면서 상기 TiO2 유전막에 불순물을 도핑하는 단계; 및상기 TiO2 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
- 제6항에 있어서, 상기 RuO2 전처리막의 두께는 5nm 이하인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제6항 또는 제7항에 있어서, 상기 불순물은 Al 및 Hf 중에서 선택된 적어도 어느 하나이고 0.1-10 at%로 도핑하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제8항에 있어서, 상기 Ru 상부전극은 귀금속, 내열금속, 내열금속 질화물 또는 도전성 산화물인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제9항에 있어서, 상기 귀금속은 Ru, Pt 또는 Ir이고, 상기 내열금속 질화물은 TiN, TaN 또는 WN이며, 상기 도전성 산화물은 RuO2, IrO2 또는 SrRuO3인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제6항에 있어서, 상기 RuO2 전처리막을 먼저 형성한 다음에 상기 TiO2 유전막 형성을 시작하거나, 상기 TiO2 유전막을 형성하는 동안 상기 RuO2 전처리막을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제6항에 있어서, 상기 Ru 하부전극은 플라즈마를 이용한 원자층 증착 방법(ALD) 또는 화학 기상 증착 방법(CVD)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제6항에 있어서, 상기 RuO2 전처리막을 형성하기 위해 상기 TiO2 유전막 형 성을 시작하기 전에 상기 Ru 하부전극을 오존 가스로 열처리하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제6항에 있어서, 상기 RuO2 전처리막을 형성하기 위해 상기 TiO2 유전막을 형성하는 동안에 산화제로써 오존 가스를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제6항에 있어서, 상기 RuO2 전처리막을 형성하는 단계와 상기 TiO2 유전막을 형성하는 단계는 인시튜(in-situ)로 수행되며,상기 반도체 기판을 반응실 내로 인입하는 단계;상기 반응실 내로 오존 가스를 유입시켜 상기 Ru 하부전극 표면을 산화시킴으로써 RuO2 전처리막을 형성하는 단계; 및상기 반응실 내로 Ti 전구체를 공급하는 단계, 상기 반응실 내의 Ti 전구체를 퍼지하는 단계, 상기 반응실 내로 산화제를 공급하는 단계 및 상기 반응실 내의 산화제를 퍼지하는 단계로 이루어지는 TiO2 증착 사이클을 수 차례 반복하는 원자층 증착 방법에 의하여 TiO2 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제15항에 있어서, 상기 산화제는 오존 가스, 수증기 또는 산소 플라즈마인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제6항에 있어서, 상기 RuO2 전처리막을 형성하는 단계와 상기 TiO2 유전막을 형성하는 단계는 인시튜로 수행되며,상기 반도체 기판을 반응실 내로 인입하는 단계; 및상기 반응실 내로 Ti 전구체를 공급하는 단계, 상기 반응실 내의 Ti 전구체를 퍼지하는 단계, 상기 반응실 내로 오존 가스를 공급하는 단계 및 상기 반응실 내의 오존 가스를 퍼지하는 단계로 이루어지는 TiO2 증착 사이클을 수 차례 반복하는 원자층 증착 방법에 의하여 TiO2 유전막을 형성하는 동시에, 상기 오존 가스를 이용해 상기 Ru 하부전극 표면을 산화시킴으로써 RuO2 전처리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제15항 또는 제17항에 있어서, 상기 TiO2 유전막을 형성한 다음 후열처리하는 단계를 더 포함하고, 상기 TiO2 유전막을 형성하는 온도와 상기 후열처리 온도를 각각 400℃ 이하 및 500℃ 이하로 유지하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제15항 또는 제17항에 있어서, 상기 불순물은 Al 및 Hf 중에서 선택된 적어도 어느 하나이고 0.1-10 at%로 도핑하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제19항에 있어서, 상기 Al 및 Hf 중에서 선택된 적어도 어느 하나를 도핑하기 위해 상기 TiO2 유전막을 형성하는 동안에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 포함하는 불순물 소스를 기상으로 도입하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제20항에 있어서, 상기 불순물 소스는 상기 Ti 전구체 공급 단계와 별개로 도입하거나 Ti 전구체의 공급 단계에 포함시켜 도입하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제15항에 있어서, 상기 Al 및 Hf 중에서 선택된 적어도 어느 하나를 도핑하기 위해,상기 반응실 내로 Ti 전구체를 공급하는 단계, 상기 반응실 내의 Ti 전구체를 퍼지하는 단계, 상기 반응실 내로 산화제를 공급하는 단계 및 상기 반응실 내의 산화제를 퍼지하는 단계로 이루어지는 TiO2 증착 사이클을 n번(n≥1) 반복한 다음,상기 반응실 내로 Al 및 Hf 중에서 선택된 적어도 어느 하나를 포함하는 불 순물 소스를 공급하는 단계; 및상기 반응실 내의 불순물 소스를 퍼지하는 단계를 포함하는 도핑 사이클을 수행하고,상기 TiO2 증착 사이클과 도핑 사이클로 이루어진 사이클을 수 차례 반복하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제22항에 있어서, 상기 도핑 사이클은상기 반응실 내의 불순물 소스를 퍼지하는 단계 다음에상기 반응실 내로 산화제를 공급하는 단계; 및상기 반응실 내의 산화제를 퍼지하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제19항에 있어서, 상기 Al 및 Hf 중에서 선택된 적어도 어느 하나를 도핑하기 위해 상기 TiO2 유전막 위에 Al 및 Hf 중에서 선택된 적어도 어느 하나를 포함하는 불순물 소스막을 증착한 후 상기 TiO2 유전막 안으로 확산시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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